一種面向sram的抗seu錯誤累積的控制器及方法
【專利摘要】本發(fā)明公開了一種面向SRAM的抗SEU錯誤累積的控制器及方法，包括：寄存器組、訪存信息生成電路、訪存狀態(tài)轉(zhuǎn)移控制電路、校驗(yàn)碼解碼模塊、rdata寄存器、多路選擇器、EDAC編碼模塊、pdata寄存器、wdata寄存器。當(dāng)處理器進(jìn)行訪問主存之外的其它操作時，由處理器的存儲器控制器自主的對所有的存儲單元進(jìn)行遍歷式的讀→校驗(yàn)→回寫操作，遍歷式刷新操作以最基本的SRAM存儲單元為單位，每當(dāng)完成一個存儲單元的刷新操作，刷新地址遞增，控制狀態(tài)機(jī)回到空閑態(tài)，重新檢測處理器是否存在訪存操作。本發(fā)明充分利用系統(tǒng)的空閑時間，在不影響處理器性能的基礎(chǔ)上，避免了SRAM存儲單元的SEU錯誤累積。
【專利說明】—種面向SRAM的抗SEU錯誤累積的控制器及方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明專利屬于容錯【技術(shù)領(lǐng)域】，涉及一種面向SRAM的抗SEU錯誤累積的控制器及方法。
【背景技術(shù)】
[0002]SRAMCStatic Random Access Memory),即靜態(tài)隨機(jī)訪問存儲器,其主要優(yōu)點(diǎn)如下:
(I)不需要刷新就可以保持?jǐn)?shù)據(jù)；(2)讀寫訪問周期短。在相同的條件下，SRAM比DRAM具有更高的性能和可靠性，在航天、航空等實(shí)時性要求較高的電子系統(tǒng)中應(yīng)用廣泛。
[0003]隨著SRAM制造工藝的進(jìn)步、核心電壓的降低，SRAM在惡劣環(huán)境下發(fā)生單粒子翻轉(zhuǎn)(Single-event Upset, SEU)的可能性迅速提高。目前的工程實(shí)踐證明，SEU是空間環(huán)境中發(fā)生概率最高的一類軟錯誤，且SEU在SRAM中只引起一個Bit位的翻轉(zhuǎn)。
[0004]為了保證SRAM使用過程中的可靠性，系統(tǒng)設(shè)計(jì)人員多采用基于漢明碼的糾一檢二石馬(single-error correction and double-error detection, SEC-DEC)對 SRAM 中出現(xiàn)的SEU錯誤進(jìn)行糾正。然而，糾錯碼的糾檢錯操作并不是實(shí)時進(jìn)行的，因此當(dāng)SRAM存儲體中由SEU引起的錯誤Bit位出現(xiàn)累積，且超過SEC-DEC的糾檢錯能力時，將無法保證SRAM中指令或者數(shù)據(jù)的正確性，最終導(dǎo)致數(shù)字系統(tǒng)的故障、甚至癱瘓。
[0005]目前，主要采用兩種刷新(scrubbing)技術(shù)避免SEU效應(yīng)引起的錯誤在SRAM中的累積，這里刷新的定義為對存儲單元進(jìn)行讀一校驗(yàn)一回寫的過程。這兩種技術(shù)為定時刷新(deterministic scrubbing)和概率刷新(probabilistic scrubbing), (I)定時刷新:每經(jīng)過一定的刷新間隔，處理器對SRAM的所有存儲單元進(jìn)行一次刷新操作。(2)概率刷新:處理器對SRAM某存儲單元進(jìn)行讀操作時，會進(jìn)行校驗(yàn)，如果發(fā)生可糾正的錯誤，則進(jìn)行回寫操作。
[0006]定時刷新技術(shù)中，如果兩次刷新操作之間的時間間隔過大，則無法有效避免SEU錯誤積累，如果時間間隔較小，則嚴(yán)重降低了系統(tǒng)性能，該技術(shù)已經(jīng)不能滿足當(dāng)前電子系統(tǒng)的實(shí)時性應(yīng)用要求。概率刷新技術(shù)已經(jīng)取得工程應(yīng)用，在一定程度上解決了 SEU積累的問題，如空間計(jì)算機(jī)抗單粒子翻轉(zhuǎn)的存儲器糾檢錯自動回寫方法(ZL200510041617.9)、一種存儲器抗單粒子翻轉(zhuǎn)的糾錯檢錯方法(ZL200810112421.8)。然而，概率刷新技術(shù)只能針對發(fā)生讀操作的存儲單元進(jìn)行刷新操作，對于長時間不進(jìn)行讀操作的SRAM存儲單元無法進(jìn)行刷新，因此無法避免部分SRAM存儲單元(不進(jìn)行讀操作的SRAM存儲單元)的SEU錯誤不斷累積。

【發(fā)明內(nèi)容】

[0007]本發(fā)明解決的技術(shù)問題在于提供一種面向SRAM的抗SEU錯誤累積的控制器及方法，充分利用系統(tǒng)的空閑時間，在不影響處理器性能的基礎(chǔ)上，避免了 SRAM存儲單元的SEU錯誤累積。
[0008]本發(fā)明專利是通過以下技術(shù)方案來實(shí)現(xiàn):[0009]一種面向SRAM的抗SEU錯誤累積的控制器，在片內(nèi)總線和外部總線之間設(shè)置存儲器控制器，該存儲器控制器包括:
[0010]寄存器組，為存儲器控制器的控制寄存器，處理器通過片內(nèi)總線對其進(jìn)行讀寫操作，寄存器組生成訪存控制信息并輸出連接至訪存信息生成電路；
[0011]訪存信息生成電路，其輸入來自片內(nèi)總線和寄存器組，輸出訪存操作信號組合并連接至訪存狀態(tài)轉(zhuǎn)移控制電路；訪存操作信號組合包括處理器的讀標(biāo)志信號、寫標(biāo)志信號和數(shù)據(jù)糾檢錯使能信號，當(dāng)處理器進(jìn)行讀操作時，讀標(biāo)志信號有效，當(dāng)處理器進(jìn)行寫操作時，寫標(biāo)志信號有效；當(dāng)處理器未進(jìn)行讀寫操作時，讀標(biāo)志信號、寫標(biāo)志信號均無效，若寄存器組中的EDAC使能，則數(shù)據(jù)糾檢錯使能信號有效，否則無效；
[0012]訪存狀態(tài)轉(zhuǎn)移控制電路，其輸入來自訪存信息生成電路和校驗(yàn)碼解碼模塊，輸出與外部總線、校驗(yàn)碼解碼模塊及多路選擇器的控制端連接；當(dāng)寄存器組中的EDAC使能時，訪存狀態(tài)轉(zhuǎn)移控制電路輸出給校驗(yàn)碼解碼模塊的檢驗(yàn)使能信號有效，校驗(yàn)碼解碼模塊進(jìn)行數(shù)據(jù)校驗(yàn)，并將校驗(yàn)結(jié)果輸出至訪存狀態(tài)轉(zhuǎn)移控制電路，當(dāng)出現(xiàn)可糾正錯誤時，訪存狀態(tài)轉(zhuǎn)移控制電路的輸出單錯標(biāo)志信號有效(高電平)，單錯標(biāo)志信號連接至多路選擇器的控制端；當(dāng)訪存狀態(tài)轉(zhuǎn)移控制電路在讀狀態(tài)或?qū)憼顟B(tài)時，輸出SRAM的片選信號、讀寫信號及地址信息至外部總線；
[0013]校驗(yàn)碼解碼模塊，將取自外部總線的數(shù)據(jù)及其校驗(yàn)位進(jìn)行校驗(yàn)，并將數(shù)據(jù)輸出至rdata寄存器,將校驗(yàn)結(jié)果輸出至訪存狀態(tài)轉(zhuǎn)移控制電路；
[0014]rdata寄存器，其輸出連接至多路選擇器的輸入端和片內(nèi)總線；
[0015]多路選擇器，輸入分別來自片內(nèi)總線和rdata寄存器，輸出至wdata寄存器和EDAC編碼模塊；當(dāng)來自訪存狀態(tài)轉(zhuǎn)移控制電路的單錯標(biāo)志信號有效時，選擇rdata寄存器的數(shù)據(jù)輸出，否則輸出內(nèi)部總線的數(shù)據(jù)；
[0016]EDAC編碼模塊，將來自多路選擇器的數(shù)據(jù)按規(guī)則編碼，并將七位校驗(yàn)碼輸出至pdata寄存器；
[0017]wdata寄存器，將多路選擇器輸出的數(shù)據(jù)經(jīng)過寄存后，輸出至外部總線；
[0018]pdata寄存器，將EDAC編碼模塊的數(shù)據(jù)經(jīng)過寄存器后，輸出至外部總線。
[0019]當(dāng)處理器對主存進(jìn)行讀操作時，由存儲器控制器自主的對讀操作的存儲單元進(jìn)行讀一校驗(yàn)一回寫的刷新操作；當(dāng)處理器進(jìn)行訪主存以外的其它操作時，由存儲器控制器自主的對所有的存儲單元進(jìn)行遍歷式的讀一校驗(yàn)一回寫的刷新操作。
[0020]一種基于所述面向SRAM的抗SEU錯誤累積的控制器的控制方法，包括以下操作:
[0021]Stepl:當(dāng)訪存狀態(tài)轉(zhuǎn)移控制電路在空閑時，存儲器控制器檢測處理器是否存在針對SRAM的讀寫訪存操作；
[0022]Step2:檢測是否存在處理器讀操作，如果沒有讀操作，執(zhí)行Step3 ;否則轉(zhuǎn)向SteplO ；
[0023]St印3:檢測是否存在處理器寫操作，如果沒有寫操作，執(zhí)行St印4;否則轉(zhuǎn)向Stepl5 ；
[0024]Step4:訪存狀態(tài)轉(zhuǎn)移控制電路進(jìn)入SRAM遍歷刷新讀操作狀態(tài)，進(jìn)行遍歷刷新的讀操作，根據(jù)刷新地址讀取SRAM對應(yīng)地址的數(shù)據(jù)D和校驗(yàn)位B，并將其發(fā)送到校驗(yàn)碼解碼模塊；[0025]Step5:校驗(yàn)碼解碼模塊根據(jù)St印4讀出的數(shù)據(jù)D，按校驗(yàn)碼生成方程組計(jì)算其校驗(yàn)位B1，對比B和B1，得出校驗(yàn)結(jié)果U并發(fā)送給訪存狀態(tài)轉(zhuǎn)移控制電路，U=U0 U U1 U U2, U0表示無錯，U1表示可糾正的單錯，U2表示不可糾正的多位錯誤；
[0026]Step6:訪存狀態(tài)轉(zhuǎn)移控制電路判斷St印5的校驗(yàn)結(jié)果U是否屬于Utl，若U e Utl，則刷新地址加0x4，執(zhí)行St印7，否則執(zhí)行St印8 ；
[0027]Step7:訪存狀態(tài)轉(zhuǎn)移控制電路跳轉(zhuǎn)回空閑狀態(tài)，結(jié)束；
[0028]St印8:判斷U是否屬于U1，若U e U1，執(zhí)行St印9，否則刷新地址加0x4，轉(zhuǎn)向執(zhí)行Step7 ；
[0029]Step9:刷新地址不變，訪存狀態(tài)轉(zhuǎn)移控制電路進(jìn)入SRAM刷新寫操作狀態(tài)，進(jìn)行遍歷刷新的寫操作，根據(jù)刷新地址將校驗(yàn)碼解碼模塊校驗(yàn)后的數(shù)據(jù)和校驗(yàn)位寫入對應(yīng)存儲單元，寫入完成后，訪存狀態(tài)轉(zhuǎn)移控制電路刷新地址加0x4，通過計(jì)數(shù)器對時間倒計(jì)，計(jì)數(shù)器倒計(jì)為O后，轉(zhuǎn)向執(zhí)行Step7 ；
[0030]SteplO:訪存狀態(tài)轉(zhuǎn)移控制電路進(jìn)入SRAM讀操作狀態(tài)，進(jìn)行處理器的讀操作，并根據(jù)處理器訪存地址讀取對應(yīng)地址的數(shù)據(jù)D和校驗(yàn)位B ；
[0031]Stepll:根據(jù)SteplO讀出的數(shù)據(jù)D,按校驗(yàn)碼生成方程組計(jì)算其校驗(yàn)位B1,對比B和B1,得出校驗(yàn)結(jié)果U, U=U0 U U1 U U2, Uci表示無錯，U1表示可糾正的單錯，U2表示不可糾正的多位錯誤；
[0032]St印12:判斷St印11的校驗(yàn)結(jié)果U是否屬于U。，若U e U。，則訪存狀態(tài)轉(zhuǎn)移控制電路返回空閑狀態(tài)，結(jié)束訪問，否則執(zhí)行Stepl3 ；
[0033]St印13:判斷St印11的校驗(yàn)結(jié)果U是否屬于U1，若U e U1，則狀態(tài)機(jī)進(jìn)入SRAM讀操作狀態(tài)，執(zhí)行概率刷新的寫入操作，將校驗(yàn)后的數(shù)據(jù)和校驗(yàn)碼根據(jù)處理器訪問地址寫入特定的SRAM的存儲單元，否則執(zhí)行St印14 ；
[0034]Stepl4:訪存狀態(tài)轉(zhuǎn)移控制電路進(jìn)入ERROR狀態(tài)，向處理器返回錯誤信息；錯誤處理完畢，訪存狀態(tài)轉(zhuǎn)移控制電路返回空閑狀態(tài)，結(jié)束；
[0035]Stepl5:訪存狀態(tài)轉(zhuǎn)移控制電路轉(zhuǎn)入SRAM讀操作狀態(tài)，根據(jù)處理器的訪問地址，將數(shù)據(jù)和校驗(yàn)碼寫入到指定的SRAM存儲單元，完成SRAM的寫操作；SRAM的寫操作完成后，狀態(tài)機(jī)返回IDLE狀態(tài)，結(jié)束。
[0036]所述的訪存操作信號組合包括處理器的讀標(biāo)志信號、寫標(biāo)志信號和數(shù)據(jù)糾檢錯使能信號，當(dāng)處理器進(jìn)行讀操作時，讀標(biāo)志信號有效，當(dāng)處理器進(jìn)行寫操作時，寫標(biāo)志信號有效；當(dāng)處理器未進(jìn)行讀寫操作時，讀標(biāo)志信號、寫標(biāo)志信號均無效，若寄存器組中的EDAC使能，則數(shù)據(jù)糾檢錯使能信號有效，否則無效。
[0037]遍歷式刷新操作以最基本的SRAM存儲單元為單位，每當(dāng)完成一個存儲單元的刷新操作，刷新地址遞增，存儲器控制器回到空閑態(tài)，重新檢測處理器是否存在訪存操作；當(dāng)遍歷式刷新操作被處理器的訪存操作打斷時，由硬件保證刷新地址不變，再次進(jìn)行遍歷式刷新操作時，需從上次被打斷的刷新地址開始。
[0038]所述的校驗(yàn)碼生成方程組是根據(jù)32位數(shù)據(jù)C，生成7位校驗(yàn)位B，具有糾一檢二的校驗(yàn)?zāi)芰?，具體如下:
【權(quán)利要求】
1.一種面向SRAM的抗SEU錯誤累積的控制器，其特征在于，在片內(nèi)總線和外部總線之間設(shè)置自動執(zhí)行刷新動作的存儲器控制器，該存儲器控制器包括: 寄存器組，為存儲器控制器的控制寄存器，處理器通過片內(nèi)總線對其進(jìn)行讀寫操作，寄存器組生成訪存控制信息并輸出連接至訪存信息生成電路； 訪存信息生成電路，其輸入來自片內(nèi)總線和寄存器組，輸出訪存操作信號組合并連接至訪存狀態(tài)轉(zhuǎn)移控制電路；訪存操作信號組合包括處理器的讀標(biāo)志信號、寫標(biāo)志信號和數(shù)據(jù)糾檢錯使能信號，當(dāng)處理器進(jìn)行讀操作時，讀標(biāo)志信號有效，當(dāng)處理器進(jìn)行寫操作時，寫標(biāo)志信號有效；當(dāng)處理器未進(jìn)行讀寫操作時，讀標(biāo)志信號、寫標(biāo)志信號均無效，若寄存器組中的EDAC使能，則數(shù)據(jù)糾檢錯使能信號有效，否則無效； 訪存狀態(tài)轉(zhuǎn)移控制電路，其輸入來自訪存信息生成電路和校驗(yàn)碼解碼模塊，輸出與外部總線、校驗(yàn)碼解碼模塊及多路選擇器的控制端連接；當(dāng)寄存器組中的EDAC使能時，訪存狀態(tài)轉(zhuǎn)移控制電路輸出給校驗(yàn)碼解碼模塊的檢驗(yàn)使能信號有效，校驗(yàn)碼解碼模塊進(jìn)行數(shù)據(jù)校驗(yàn)，并將校驗(yàn)結(jié)果輸出至訪存狀態(tài)轉(zhuǎn)移控制電路，當(dāng)出現(xiàn)可糾正錯誤時，訪存狀態(tài)轉(zhuǎn)移控制電路的輸出單錯標(biāo)志信號有效，單錯標(biāo)志信號連接至多路選擇器的控制端；當(dāng)訪存狀態(tài)轉(zhuǎn)移控制電路在讀狀態(tài)或?qū)憼顟B(tài)時，輸出SRAM片選信號、讀寫信號及地址信息至外部總線.校驗(yàn)碼解碼模塊，將取自外部總線的數(shù)據(jù)及其校驗(yàn)位進(jìn)行校驗(yàn)，并將數(shù)據(jù)輸出至rdata寄存器，將校驗(yàn)結(jié)果輸出至訪存狀態(tài)轉(zhuǎn)移控制電路； rdata寄存器，其輸出連接至多路選擇器的輸入端和片內(nèi)總線； 多路選擇器，輸入分別來自片內(nèi)總線和rdata寄存器，輸出至wdata寄存器和EDAC編碼模塊；當(dāng)來自訪存狀態(tài)轉(zhuǎn)移控制電路的單錯標(biāo)志信號有效時，選擇rdata寄存器的數(shù)據(jù)輸出，否則輸出內(nèi)部總線的數(shù)據(jù)； EDAC編碼模塊，將來自多路選擇器的數(shù)據(jù)`按規(guī)則編碼，并將七位校驗(yàn)碼輸出至Pdata寄存器； wdata寄存器，將多路選擇器輸出的數(shù)據(jù)經(jīng)過寄存后，輸出至外部總線； Pdata寄存器，將EDAC編碼模塊的數(shù)據(jù)經(jīng)過寄存器后，輸出至外部總線。
2.如權(quán)利要求1所述的面向SRAM的抗SEU錯誤累積的控制器，其特征在于，當(dāng)處理器對主存進(jìn)行讀操作時，由存儲器控制器自主的對讀操作的存儲單元進(jìn)行讀一校驗(yàn)一回寫的刷新操作；當(dāng)處理器進(jìn)行訪主存以外的其它操作時，由存儲器控制器自主的對所有的存儲單元進(jìn)行遍歷式的讀一校驗(yàn)一回寫的刷新操作。
3.一種基于權(quán)利要求1所述面向SRAM的抗SEU錯誤累積的控制器的控制方法，其特征在于，包括以下操作: Stepl:當(dāng)訪存狀態(tài)轉(zhuǎn)移控制電路在空閑時，存儲器控制器檢測處理器是否存在針對SRAM的讀寫訪存操作；St印2:檢測是否存在處理器讀操作，如果沒有讀操作，執(zhí)行Step3 ;否則轉(zhuǎn)向SteplO ；St印3:檢測是否存在處理器寫操作，如果沒有寫操作，執(zhí)行St印4 ;否則轉(zhuǎn)向St印15 ；Step4:訪存狀態(tài)轉(zhuǎn)移控制電路進(jìn)入SRAM遍歷刷新讀操作狀態(tài)，進(jìn)行遍歷刷新的讀操作，根據(jù)刷新地址讀取SRAM對應(yīng)地址的數(shù)據(jù)D和校驗(yàn)位B，并將其發(fā)送到校驗(yàn)碼解碼模塊；Step5:校驗(yàn)碼解碼模塊根據(jù)St印4讀出的數(shù)據(jù)D，按校驗(yàn)碼生成方程組計(jì)算其校驗(yàn)位B1，對比B和B1，得出校驗(yàn)結(jié)果U并發(fā)送給訪存狀態(tài)轉(zhuǎn)移控制電路，U=U0 U U1 U U2, U0表示無錯，U1表示可糾正的單錯，U2表示不可糾正的多位錯誤； Step6:訪存狀態(tài)轉(zhuǎn)移控制電路判斷St印5的校驗(yàn)結(jié)果U是否屬于Utl，若U e Utl，則刷新地址加0x4，執(zhí)行St印7，否則執(zhí)行St印8 ； Step7:訪存狀態(tài)轉(zhuǎn)移控制電路跳轉(zhuǎn)回空閑狀態(tài)，結(jié)束； St印8:判斷U是否屬于U1，若U e U1，執(zhí)行St印9，否則刷新地址加0x4，轉(zhuǎn)向執(zhí)行Step7 ； Step9:刷新地址不變，訪存狀態(tài)轉(zhuǎn)移控制電路進(jìn)入SRAM刷新寫操作狀態(tài)，進(jìn)行遍歷刷新的寫操作，根據(jù)刷新地址將校驗(yàn)碼解碼模塊校驗(yàn)后的數(shù)據(jù)和校驗(yàn)位寫入對應(yīng)存儲單元，寫入完成后，訪存狀態(tài)轉(zhuǎn)移控制電路刷新地址加0x4，通過計(jì)數(shù)器對時間倒計(jì)，計(jì)數(shù)器倒計(jì)為O后，轉(zhuǎn)向執(zhí)行St印7 ； 校驗(yàn)碼解碼模塊將校驗(yàn)后的數(shù)據(jù)和校驗(yàn)位寫入rdata寄存器，并發(fā)送給多路選擇器；訪存狀態(tài)轉(zhuǎn)移控制電路發(fā)送信號給多路選擇器，多路選擇器選擇rdata寄存器發(fā)送的信號給EDAC編碼模塊和wdata寄存器，然后將校驗(yàn)碼解碼模塊校驗(yàn)后的數(shù)據(jù)和校驗(yàn)位寫入對應(yīng)存儲單元； SteplO:訪存狀態(tài)轉(zhuǎn)移控制電路進(jìn)入SRAM讀操作狀態(tài)，進(jìn)行處理器的讀操作，并根據(jù)處理器訪存地址讀取對應(yīng)地址的數(shù)據(jù)D和校驗(yàn)位B ； Stepll:根據(jù)SteplO讀出的數(shù)據(jù)D,按校驗(yàn)碼生成方程組計(jì)算其校驗(yàn)位B1,對比B和B1,得出校驗(yàn)結(jié)果U, U=U0 U U1 U U2, U0表示無錯，U1表示可糾正的單錯，U2表示不可糾正的多位錯誤； St印12:判斷St印11的校驗(yàn)結(jié)果U是否屬于U。，若U e U。，則訪存狀態(tài)轉(zhuǎn)移控制電路返回空閑狀態(tài)，結(jié)束訪問，否則執(zhí)行Stepl3 ； St印13:判斷St印11的校驗(yàn)結(jié)果U是否屬于U1，若U e U1，則狀態(tài)機(jī)進(jìn)入SRAM讀操作狀態(tài)，執(zhí)行概率刷新的寫入操作，將校驗(yàn)后的數(shù)據(jù)和校驗(yàn)碼根據(jù)處理器訪問地址寫入特定的SRAM的存儲單元，否則執(zhí)行St印14 ； Stepl4:訪存狀態(tài)轉(zhuǎn)移控制電路進(jìn)入ERROR狀態(tài)，向處理器返回錯誤信息；錯誤處理完畢，訪存狀態(tài)轉(zhuǎn)移控制電路返回空閑狀態(tài)，結(jié)束； Stepl5:訪存狀態(tài)轉(zhuǎn)移控制電路轉(zhuǎn)入SRAM讀操作狀態(tài)，根據(jù)處理器的訪問地址，將數(shù)據(jù)和校驗(yàn)碼寫入到指定的SRAM存儲單元，完成SRAM的寫操作；SRAM的寫操作完成后，狀態(tài)機(jī)返回IDLE狀態(tài)，結(jié)束。
4.如權(quán)利要求3所述的控制方法，其特征在于，所述的訪存操作信號組合包括處理器的讀標(biāo)志信號、寫標(biāo)志信號和數(shù)據(jù)糾檢錯使能信號，當(dāng)處理器進(jìn)行讀操作時，讀標(biāo)志信號有效，當(dāng)處理器進(jìn)行寫操作時，寫標(biāo)志信號有效；當(dāng)處理器未進(jìn)行讀寫操作時，讀標(biāo)志信號、寫標(biāo)志信號均無效，若寄存器組中的EDAC使能，則數(shù)據(jù)糾檢錯使能信號有效，否則無效。
5.如權(quán)利要求3所述的控制方法，其特征在于，遍歷式刷新操作以最基本的SRAM存儲單元為單位，每當(dāng)完成一個存儲單元的刷新操作，刷新地址遞增，存儲器控制器回到空閑態(tài)，重新檢測處理器是否存在訪存操作；當(dāng)遍歷式刷新操作被處理器的訪存操作打斷時，由硬件保證刷新地址不變，再次進(jìn)行遍歷式刷新操作時，需從上次被打斷的刷新地址開始。
6.如權(quán)利要求3所述的控制方法，其特征在于，所述的校驗(yàn)碼生成方程組是根據(jù)32位數(shù)據(jù)C，生成7位校驗(yàn)位B，具有糾一檢二的校驗(yàn)?zāi)芰?，具體如下:
7.如權(quán)利要求3所述的控制方法，其特征在于，所述的對比校驗(yàn)碼B和B1是按位進(jìn)行異或運(yùn)算。
8.如權(quán)利要求3所述的校驗(yàn)碼解碼模塊校驗(yàn)后的數(shù)據(jù)和校驗(yàn)位，其特征在于，校驗(yàn)碼解碼模塊將校驗(yàn)后的數(shù)據(jù)和校驗(yàn)位寫入rdata寄存器，并發(fā)送給多路選擇器；訪存狀態(tài)轉(zhuǎn)移控制電路發(fā)送高電平的單錯標(biāo)志信號給多路選擇器，多路選擇器選擇rdata寄存器發(fā)送的信號給EDAC編碼模塊和wdata寄存器，然后將校驗(yàn)碼解碼模塊校驗(yàn)后的數(shù)據(jù)和校驗(yàn)位寫入刷新地址對應(yīng)的存儲單元。`
【文檔編號】G11C11/413GK103700396SQ201310648233
【公開日】2014年4月2日 申請日期:2013年12月3日 優(yōu)先權(quán)日:2013年12月3日
【發(fā)明者】陳慶宇, 艾刁, 王雯, 唐威, 吳龍勝 申請人:中國航天科技集團(tuán)公司第九研究院第七七一研究所