寫入驅動器電路和寫入自旋矩mram的方法
【專利摘要】一種向自旋矩磁電阻隨機存取存儲器寫入的寫入驅動器最小化選擇的列中未選擇(關)的字線選擇晶體管的亞閾值泄漏。在位線和/或源極線中的有效金屬電阻減少而電源抗噪聲能力增加。寫入驅動器偏置信號與全局偏置信號隔離，并且使用第一NMOS跟隨器電路或第一PMOS跟隨器電路中的一個在位線的一端施加第一電壓。分別使用第二或第三PMOS跟隨器電路或第二或第三NMOS跟隨器電路在源極線的相對端施加第二電壓。
【專利說明】寫入驅動器電路和寫入自旋矩MRAM的方法
[0001] 本申請要求于2011年11月17日提交的申請?zhí)枮?1/561，139的美國臨時申請的 優(yōu)先權。

【技術領域】
[0002] 此處描述的示例實施例一般涉及寫入自旋矩MRAM，并且更具體地，涉及當向自旋 矩MRAM寫入時，在增加抗電源噪聲能力的同時減少泄漏電流。

【背景技術】
[0003] 磁電子器件、自旋電子器件以及spintronic器件是利用主要由電子自旋引起的 效應的器件的同義術語。磁電子技術用在許多信息裝置中來提供非易失性的、穩(wěn)定的、抗輻 射的及高密度的數(shù)據(jù)存儲和取回。許多磁電子信息器件包括，但不限于，磁電阻隨機存取存 儲器（MRAM)、磁傳感器以及盤驅動器的讀/寫頭。
[0004] 通常，MRAM包括磁電阻存儲元件的陣列。每一個磁電阻存儲元件通常具有包括由 不同非磁性層分隔的多個磁性層的結構，例如磁隧道結（MTJ)，并呈現(xiàn)隨器件的磁性狀態(tài)而 定的電阻。信息被存儲為磁性層中的磁化矢量的方向。在一個磁性層中的磁化矢量是磁固 定的或釘扎的，而另一個磁性層中的磁化方向可以在相同方向和相反方向（其分別被稱為 "平行"狀態(tài)和"反平行"狀態(tài)）之間自由切換。對應于平行磁狀態(tài)和反平行磁狀態(tài)，磁存儲 器元件分別具有低（邏輯"0"狀態(tài)）和高（邏輯"1"狀態(tài)）電阻狀態(tài)。因此，電阻的檢測 允許磁電阻存儲元件（例如，MTJ器件）提供存儲在磁存儲元件中的信息。
[0005] 存在兩種完全不同的方法用于對自由層編程：場切換和自旋矩切換。在場切換 MRAM中，使用與MTJ比特鄰近的電流承載線產(chǎn)生作用在自由層上的磁場。在自旋矩MRAM 中，利用通過MTJ本身的電流脈沖實現(xiàn)切換。由自旋極化的隧穿電流承載的角動量引起自 由層的反轉，最終的狀態(tài)（平行或反平行）由電流脈沖的極性確定。復位電流脈沖將使得 最終狀態(tài)為平行或邏輯"0"。置位電流脈沖（處于與復位電流脈沖相反的極性）將使得最 終狀態(tài)為反平行或邏輯"1"。已知在被構圖或以其它方式布置為使得電流基本上與界面垂 直地流動的巨磁電阻器件和MTJ器件中出現(xiàn)自旋矩轉移（spin-torque transfer)，以及在 當電流基本上垂直于疇壁流動時，在簡單的線狀結構中出現(xiàn)自旋矩轉移。呈現(xiàn)磁電阻的任 何這樣的結構具有成為自旋矩磁電阻存儲元件的可能。
[0006] 自旋矩MRAM(ST-MRAM)(也稱為自旋轉移矩RAM(STT-RAM)由于具有無限持久性的 非易失性和在比場切換MRAM高得多的密度下的快的寫入速度而成為具有潛力的新興存儲 技術。由于對ST-MRAM切換電流的要求隨著MTJ尺度的降低而降低，因此ST-MRAM具有甚 至在最先進的技術節(jié)點也可以良好地縮放的潛力。然而，MTJ電阻的增加的變化性以及維 持在兩個電流方向上的相對高的通過比特單元選擇器件的切換電流，會限制ST-MRAM的縮 放性。寫入電流通常在一個方向上比在另一個方向上高，所以選擇器件需能夠通過兩個電 流中較大的。另外，對ST-MRAM切換電流的要求隨著寫入電流脈沖持續(xù)時間的減少而增加。 因此，最小ST-MRAM比特單元方法可能需要相對長的切換時間。
[0007] 編程自旋矩MRAM的傳統(tǒng)方案是對存儲器單元施加單一電流或電壓脈沖以反轉其 存儲層的方向。脈沖的持續(xù)時間由設計要求（例如，存儲器接口規(guī)范）設定。通常，寫入操 作需在小于50ns內(nèi)完成。將寫入電壓幅度設置為滿足存儲器寫入錯誤率（WER)和壽命要 求。其必須大于特定的值Vw，以確保以低于規(guī)定的值WE&的錯誤率可靠地編程所有的比特 (位）。對于兆比特存儲器，WER (I通常小于10Λ寫入電壓幅度還須足夠低以確保長期的器 件完整性。對于磁隧道結，由于電介質(zhì)擊穿，升高的寫入電壓降低了存儲器的壽命。在某些 情況下，不能找到滿足期望的寫入錯誤率WE&和所需的壽命的寫入電壓。已知的改善寫入 錯誤率的方法是加一個或數(shù)個錯誤校正層或使用多個寫入脈沖。
[0008] ST-MRAM陣列包括多個核心帶（core strip)，每一個核心帶包括包含多列比特單 元（磁隧道結和字線選擇晶體管）的比特單元陣列。在ST-MRAM比特單元列中，通過在字線 選擇晶體管的柵極（控制電極）處的正電壓僅選擇一行以用于寫入。然而，該列中所有的未 選擇的字線選擇晶體管貢獻了寫入驅動器必然提供的亞閾值（關斷泄露（off leakage)) 電流。該亞閾值泄露增加了寫操作期間的總功耗，當對于給定的比特單元區(qū)域使用低閾值 電壓字線晶體管以最大化寫入電流時，其可以是如寫入電流的25%那樣高。因此，當向自旋 矩MRAM寫入時，需要降低泄露電流。
[0009] 在比特單元的列中，磁隧道結的第一端連接到被稱為位線的第一公共線。磁隧道 結的第二端連接到其各自的字線選擇晶體管的第一電流承載電極。字線選擇晶體管的第 二電流承載電極連接到被稱為源極線的第二公共線。由于在一列中的大數(shù)量（例如，512 或1024)的比特單元，因此位線和源極線是長的金屬線路，其可能具有顯著的電阻。當使用 寫入驅動器對遠離列的頂端或底端的比特進行寫入時，通過位線和源極線的電流導致電壓 降，降低了跨磁隧道結施加的電壓。
[0010] 因此，需要使來自位線和源極線的串聯(lián)電阻中的電壓降最小化的寫入驅動器電 路。此外，從隨后的【具體實施方式】和所附權利要求，結合附圖以及前述的【技術領域】和背景技 術，示例實施例的其它的期望的特征和特性將變得清楚。


【發(fā)明內(nèi)容】

[0011] 提供了用于對自旋矩磁電阻隨機存取存儲器（ST-MRAM)進行寫入的寫入驅動器 和方法。
[0012] 第一示例實施例是一種用于對自旋矩MRAM進行寫入的方法，該方法包括：在位線 施加第一電壓；以及在源極線的第一和第二端兩者處施加第二電壓。
[0013] 第二示例實施例是一種用于對自旋矩MRAM進行寫入的方法，該方法包括：使用 PM0S跟隨器電路在位線或源極線中的一個施加第一電壓。
[0014] 第三示例實施例是一種耦接到自旋矩MRAM的寫入驅動器，該寫入驅動器包括：磁 性比特單元的列，每一個比特單元選擇性地耦接在源極線和位線之間；第一 M0S跟隨器晶 體管，耦接到所述源極線的第一端；第二M0S跟隨器晶體管，耦接到所述源極線的第二端； 第三M0S跟隨器晶體管，耦接到所述位線的一端；以及多個隔離晶體管，每一個被配置為將 多個電壓中的一個提供到所述第一、第二及第三M0S跟隨器晶體管的控制電極。

【專利附圖】

【附圖說明】
[0015] 下面將結合以下附圖描述本發(fā)明，附圖中相同的標號指示相同的元件，并且
[0016] 圖1是已知的ST-MRAM的部分電路圖；
[0017] 圖2是根據(jù)第一示例實施例的ST-MRAM的部分電路圖；
[0018] 圖3是根據(jù)第二示例實施例的耦接到ST-MRAM的比特單元列的寫入驅動器電路的 示意圖；
[0019] 圖4是根據(jù)第二示例實施例的寫入ST-MRAM的方法的流程圖；
[0020] 圖5是根據(jù)第三示例實施例的耦接到ST-MRAM的比特單元列的寫入驅動器電路的 示意圖；以及
[0021] 圖6是根據(jù)第二不例實施例的寫入ST-MRAM的方法的流程圖；

【具體實施方式】
[0022] 下面的具體描述從性質(zhì)上講僅僅是示例性的，而不意圖限制主題的實施例或者這 些實施例的應用和使用。此處作為示例描述的任何實現(xiàn)方式并不必然都是優(yōu)選或優(yōu)于其他 實現(xiàn)方式。此外，其不受前面的【技術領域】、【背景技術】、
【發(fā)明內(nèi)容】
或者下面的具體描述中所明 示或暗示的任何理論的約束。
[0023] 用于對自旋矩磁電阻隨機存取存儲器（ST-MRAM)寫入的寫入驅動器使所選擇的 列中未選擇（關斷）的字線選擇晶體管的亞閾值泄漏最小化。降低了來自位線和/或源極 線的有效金屬電阻，增加了抗電源噪聲能力。
[0024] 在ST-MRAM的第一示例實施例中，列選擇電路的多個部分耦接到位線和/或源極 線的相對端。寫入驅動器的多個部分耦接到列選擇電路的多個部分。
[0025] 在寫入驅動器的第二示例實施例中，NM0S跟隨器晶體管對所選擇的位線施加電壓 而兩個PM0S跟隨器晶體管將所選擇的源極線提升到第一參考電壓（例如，地）之上。所述 兩個PM0S跟隨器晶體管的柵極電壓可以是負的，其柵極電容性地耦接到寫入驅動器的正 電源電壓。所述NM0S跟隨器晶體管的柵極可以大于正電源電壓，其柵極電容性地耦接到所 述第一參考電壓。全局偏置信號提供PM0S和NM0S跟隨器晶體管的柵極處的電壓。在寫入 操作期間，偏置隔離晶體管將PM0S跟隨器晶體管和NM0S跟隨器晶體管的柵極與其各自的 全局偏置信號隔離。
[0026] 在第三示例實施例中，兩個NM0S跟隨器晶體管對所選擇的源極線施加電壓，而 PM0S跟隨器晶體管將所選擇的位線提升到第一參考電壓（例如，地）之上。所述PM0S跟 隨器晶體管的柵極電壓可以是負的，其柵極電容性地耦接到正參考電壓。所述NM0S跟隨器 晶體管的柵極可以大于寫入驅動器的正電源電壓，其柵極電容性地耦接到所述第一參考電 壓。在寫入操作期間，偏置隔離晶體管將PM0S跟隨器晶體管和NM0S跟隨器晶體管的柵極 與其各自的全局偏置信號隔離。為了使圖示簡明，附圖描繪了多種實施例的總體結構和/ 或構造方式?？梢允∪ス卣骱图夹g的描述和細節(jié)，以避免不必要地模糊其它特征。附 圖中的元件不一定按比例繪制：一些特征的尺寸相對于其它元件可以放大以幫助改善對示 例實施例的理解。
[0027] 諸如"第一"、"第二"、"第三"等的枚舉術語可以用于區(qū)分類似的元件，并且并不必 然用于描述特定的空間或時間順序。如此使用的這些術語在適當情況下是可互換的。本文 中所描述的本發(fā)明的實施例例如能夠以除了本文中所說明的或以其它方式描述的那些順 序之外的順序使用。
[0028] 術語"包括"、"包含"、"具有"及其任何變型被同義地用于表示非排他性的包含。術 語"示例性的"表示"示例"的意義，而非"理想的"。
[0029] 為了簡約起見，在本文中可能不描述本領域技術人員已知的常規(guī)技術、結構和原 理，包括，例如，標準的磁隨機存取存儲器（MRAM)處理技術、磁學的基本原理、以及存儲器 件的基本操作原理。
[0030] 在本描述的過程中，根據(jù)示出各種示例性實施例的不同附圖，相似的編號被用于 標識相似的元件。
[0031] 磁電阻隨機存取存儲器（MRAM)陣列包括位于多個磁電阻比特附近的寫入驅動器 和感測放大器。當施加兩個不同且相反極性（置位或復位）的電流中的任一個通過磁存儲 元件（例如，磁隧道結（MTJ))時，寫入（或編程）操作開始。在自旋轉移扭矩（STT)或自旋 矩（ST)MRAM中使用這樣的寫入機制。對本領域技術人員來說，自旋矩效應是已知的。簡要 地講，在電子通過磁性/非磁性/磁性三層結構（其中第一磁性層比第二磁性層在磁性上 穩(wěn)定得多）中的第一磁性層之后，電流變?yōu)樽孕龢O化的。第一層與第二層相比的更高的穩(wěn) 定性可以由包括以下因素中的一個或多個確定：由于厚度或磁化而導致的更大的磁矩、耦 接到相鄰的反鐵磁層、如合成反鐵磁（SAF)結構中那樣耦接到另一鐵磁層、或高的磁各向 異性。自旋極化的電子越過非磁性間隔物，然后，通過自旋角動量的守恒，對第二磁性層施 加自旋矩，該自旋矩引起它的磁矩的進動，并且如果電流在合適的方向上，還切換到不同的 穩(wěn)定的磁性狀態(tài)。當從第一層移動到第二層的自旋極化的電子的凈電流超過第一臨界電流 值時，第二層將把它的磁取向切換到與第一層的磁取向平行。如果施加相反極性的偏置，則 從第二層到第一層的電子的凈流將使第二層的磁取向切換到與第一層的磁取向反平行，假 定該電流的大小高于第二臨界電流值。在該相反方向上的切換涉及一部分電子從間隔物與 第一磁性層之間的界面反射的并且向回行進越過非磁性間隔物而與第二磁性層相互作用。
[0032] 圖1是ST-MRAM陣列116的部分示意圖。ST-MRAM比特單元陣列102通過寫入驅 動器106和感測放大器108 (二者與列選擇電路110串聯(lián)）耦接到數(shù)據(jù)存儲鎖存器104。操 作寫入驅動器106操作來將來自數(shù)據(jù)存儲鎖存器104的數(shù)據(jù)寫入到陣列102,并且感測放大 器108通過從陣列102讀取數(shù)據(jù)以用于存儲在數(shù)據(jù)存儲鎖存器104中而操作。數(shù)據(jù)存儲鎖 存器104包括多個比特，并且是存儲器陣列中的數(shù)據(jù)路徑的一部分。為了簡單簡潔起見，圖 1中未示出存儲器中的其它已知的電路模塊（例如，字線驅動器以及行和列地址解碼電路， 其可以耦接在圖1中比特單元陣列102和其余的電路之間）。
[0033] ST-MRAM陣列116包括多個核心帶122、124,每一個核心帶包括多個磁性比特單元 126。每一個磁性比特單元126包括磁隧道結器件128和字線選擇晶體管130。在每一個核 心帶122、124內(nèi)，每一個磁性比特126耦接在位線132和位線選擇晶體管130的第一電極 之間，而每一個位線選擇晶體管130的第二電極耦接到源極線134。每一個位線選擇晶體管 130的控制電極耦接到電壓字線136 (電壓字線136中的一個耦接到在每一個核心帶122、 124中的單一行的字線選擇晶體管（未示出））。鎖存器104的比特耦接到感測放大器108 和寫入驅動器106。在另一個實施例中，包括耦接到核心帶122的鎖存器104的比特的鎖存 器104的部分可以位于核心帶122內(nèi)。然而在另一個實施例中，核心帶122中的感測放大 器108可以耦接到鎖存器104中的不同的比特，而不是到所述耦接到寫入驅動器106的比 特。
[0034] 圖2是根據(jù)第一示例實施例的ST-MRAM216的部分電路圖。應注意，如圖2所示出 的該示例實施例的所有的與圖1的示例實施例的組件類似的組件被以相似的標號指明。第 一寫入驅動器部分206通過第一列選擇電路部分210耦接到比特單元陣列102的一端。第 二寫入驅動器部分212通過第二列選擇電路部分214在相對端耦接到比特單元陣列102。 第二寫入驅動器部分212還耦接到數(shù)據(jù)存儲鎖存器104。
[0035] 參考圖3,根據(jù)第二示例實施例的寫入驅動器206、212包括第一 PM0S跟隨器電路 302、第二PM0S跟隨器電路304、以及NM0S跟隨器306,其耦接到比特單元126的列308、310。 通過源極線選擇晶體管332、338、312、326以及位線選擇晶體管352和358進行列308、310 的選擇。在圖2中，源極線選擇晶體管332、338位于第一列選擇電路部分210中。源極線 選擇晶體管312、326以及位線選擇晶體管352和358位于圖2中第二列選擇電路部分214 中。第二PM0S跟隨器電路304位于圖2中的第一寫入驅動器部分206中，而第一 PM0S跟 隨器電路302和NM0S跟隨器電路306位于圖2中的第二寫入驅動器部分212中。
[0036] PM0S跟隨器電路302包括開關晶體管314,其具有耦接到源極線選擇晶體管312 和326的第一電流承載電極和耦接到PM0S跟隨器晶體管316的第一電流承載電極的第二 電流承載電極。開關晶體管314具有耦接來接收使能信號的控制電極。PM0S跟隨器晶體管 316具有耦接到電壓源318 (例如，地）的第二電流承載電極和耦接到節(jié)點320的控制電極。 電容器322耦接在節(jié)點320和電壓源324之間。電壓源318可以是地電源。電壓源324可 以是正電壓電源。
[0037] 同樣，PM0S跟隨器電路304包括開關晶體管334,其具有耦接到源極線選擇晶體管 332和338的第一電流承載電極、耦接來接收使能（enable)信號的控制電極、以及耦接到 PM0S跟隨器晶體管336的第一電流承載電極的第二電流承載電極。PM0S跟隨器晶體管336 具有耦接到電壓源318的第二電流承載電極和耦接到節(jié)點320的控制電極。電容器342耦 接在節(jié)點320和電壓源324之間。偏置隔離晶體管346具有耦接到節(jié)點320的第一電流承 載電極、耦接來接收節(jié)點368上的第一全局偏置電壓的第二電流承載電極、以及用于接收 隔離使能信號的控制電極，該隔離使能信號在為高時使得將節(jié)點368連接到節(jié)點320,在為 低時將節(jié)點320與節(jié)點368隔離。
[0038] NM0S跟隨器電路306包括開關晶體管354,其具有耦接到位線選擇晶體管352和 358的第一電流承載電極、稱接來接收使能反（enable bar)(低有效）信號的控制電極、以 及耦接到NM0S跟隨器晶體管356的電流承載電極的第二電流承載電極。NM0S跟隨器晶體 管356具有耦接到電壓源324的第二電流承載電極和耦接到節(jié)點360的控制電極。電容器 362耦接在節(jié)點360和參考電壓318之間。偏置隔離晶體管366具有耦接到節(jié)點360的第 一電流承載電極、耦接到節(jié)點370上的第二全局偏置電壓的第二電流承載電極、以及耦接 來接收偏置隔離反（bias isolation bar)(低有效）信號的控制電極，當該信號為低時使 得將節(jié)點370連接到節(jié)點360而當為高時使得將節(jié)點360與節(jié)點370隔離。
[0039] 在操作中，當耦接到ST-MRAM比特單元列的寫入驅動器206、212的第二示例實施 例是啟動（正在被寫入）時，比特單元列308和310中的一個被選擇。例如，通過在位線 選擇晶體管352和源極線選擇晶體管312和332的控制電極施加高電壓，選擇比特單元列 308。此外，通過在字線選擇晶體管136的控制電極施加高電壓，選擇比特單元列308和310 中的僅一行比特單元。NMOS跟隨器晶體管356通過位線選擇晶體管352和被使能的開關晶 體管354對位線132施加高電壓。PM0S跟隨器晶體管316通過源極線選擇晶體管312和 被使能的開關晶體管314控制源極線134大于參考電壓318。類似地，PM0S跟隨器晶體管 336通過源極線選擇晶體管332和被使能的開關晶體管334控制源極線134大于參考電壓 318。兩個PM0S跟隨器晶體管的柵極電壓可以是負的，其柵極電容性地耦接到參考電壓，例 如耦接到正電源電壓324。NM0S跟隨器晶體管的柵極可以大于正電源電壓324,其柵極電容 性地耦接到電源電壓318。在寫操作期間，偏置隔離晶體管將NM0S跟隨器晶體管柵極節(jié)點 360與全局偏置節(jié)點370隔離，并將PM0S跟隨器晶體管柵極節(jié)點320與全局偏置節(jié)點368 隔離。在寫操作期間電容性地耦接柵極節(jié)點360和320的替代實施例也是可能的。例如， 在一個實施例中，節(jié)點360可以電容性地耦接到節(jié)點320。節(jié)點320還可以耦接到電源電 壓318。在又另一個實施例中，當節(jié)點320耦接到電源電壓324時，節(jié)點360和節(jié)點320可 以彼此電容性地耦接。而且，在圖3中未示出的附加局部跟隨器電路可以使用來自節(jié)點368 和370的全局偏置電壓，分別為節(jié)點320和360產(chǎn)生偏置電壓。
[0040] 當耦接到ST-MRAM比特單元列的寫入驅動器206、212的第二示例實施例不啟動 (inactive)時，開關晶體管354被禁用以將NM0S跟隨器晶體管356與電路的其余部分隔 離。類似地，開關晶體管314和334被禁用以分別將PM0S跟隨器晶體管316和336隔離。 偏置隔離開關366和346被使能以分別將節(jié)點360連接到全局偏置節(jié)點370以及將節(jié)點 320連接到全局偏置節(jié)點368。
[0041] 參考圖4,第二示例實施例的方法包括：將寫入驅動器偏置信號與全局偏置信號 隔離402,使用NM0S跟隨器電路306在位線132的第一端施加404第一電壓，以及使用PM0S 跟隨器電路302和304在源極線134的第一和第二端兩者處施加406第二電壓。方法400 用于施加復位寫入電流通過磁隧道結器件128。替換實施例可以使用兩個NM0S跟隨器電路 在位線132的第一和第二端施加第一電壓。另一個替換實施例可以使用至正電源電壓324 的兩個使能的PM0S晶體管在位線132的第一和第二端施加第一電壓。
[0042] 參考圖5,根據(jù)第三示例實施例的寫入驅動器206、212包括第一 NM0S跟隨器電路 502、第二NM0S跟隨器電路504以及PM0S跟隨器電路506,其都耦接到比特單元126的列 308、310。通過源極線選擇晶體管532、534、512、514以及位線選擇晶體管552和554做出列 308、310的選擇。源極線選擇晶體管532和534以及位線選擇晶體管552和554位于圖2 中的第一列選擇電路部分210中。源極線選擇晶體管512和514位于圖2中的第二列選擇 電路部分214中。第二NM0S跟隨器電路504和PM0S跟隨器電路506位于圖2中的第一寫 入驅動器部分206中，而第一 NM0S跟隨器電路502位于圖2中的第二寫入驅動器部分212 中。
[0043] PM0S跟隨器電路506包括開關晶體管558,其具有耦接到位線選擇晶體管552和 554的第一電流承載電極，和耦接到PM0S跟隨器晶體管556的第一電流承載電極的第二電 流承載電極。開關晶體管558具有耦接來接收使能信號的控制電極。PM0S跟隨器晶體管 556具有耦接到電壓源318 (例如，地）的第二電流承載電極和耦接到節(jié)點560的控制電極。 電容器562耦接在節(jié)點560和電壓源324之間。偏置隔離晶體管566具有耦接到節(jié)點560 的第一電流承載電極、耦接到節(jié)點568上的第一全局偏置電壓的第二電流承載電極、以及 耦接來接收偏置隔離信號的控制電極，該偏置隔離信號為高時使得將節(jié)點568連接到節(jié)點 560,而為低時使得將節(jié)點568與節(jié)點560隔離。
[0044] NM0S跟隨器電路504包括開關晶體管538,其具有耦接到源極線選擇晶體管532 和534的第一電流承載電極、耦接來接收使能反（低有效）信號的控制電極、以及耦接到 NM0S跟隨器晶體管536的第一電流承載電極的第二電流承載電極。NM0S跟隨器晶體管536 具有耦接到電壓源324的第二電流承載電極和耦接到節(jié)點520的控制電極。電容器542耦 接在節(jié)點520和電壓源318之間。偏置隔離晶體管521具有耦接到節(jié)點520的第一電流 承載電極、耦接來接收節(jié)點570上的第二全局偏置電壓的第二電流承載電極，以及用于接 收隔離使能反（低有效）信號的控制電極，該隔離使能反為低時使得節(jié)點570連接到節(jié)點 520,而為高時使得節(jié)點570與節(jié)點520隔離。
[0045] 同樣，NM0S跟隨器電路502包括開關晶體管518,其具有耦接到源極線選擇晶體管 512和514的第一電流承載電極、耦接來接收使能反（低有效）信號的控制電極，以及耦接 到NM0S跟隨器晶體管516的電流承載電極的第二電流承載電極。NM0S跟隨器晶體管516 具有耦接到電壓源324的第二電流承載電極和耦接到節(jié)點520的控制電極。電容器522耦 接在節(jié)點520和參考電壓318之間。
[0046] 在操作中，當耦接到ST-MRAM比特單元列的寫入驅動器206、212的第三示例實施 例啟動（正在被寫入）時，選擇比特單元列308和310中的一個。例如，通過在位線選擇晶 體管552和源極線選擇晶體管512和532的控制電極施加高電壓，選擇比特單元列308。此 夕卜，通過在字線選擇晶體管136的控制電極施加高電壓，選擇比特單元列308和310中的僅 一行比特單元。NM0S跟隨器晶體管516通過源極線選擇晶體管512和使能的開關晶體管 518對源極線134施加高電壓。同樣，NM0S跟隨器晶體管536通過源極線選擇晶體管532 和使能的開關晶體管538對源極線134施加高電壓。PM0S跟隨器晶體管556通過位線選擇 晶體管552和使能的開關晶體管558控制位線132大于參考電壓318。PM0S跟隨器晶體管 的柵極電壓可以是負的，其柵極電容性地耦接到正參考電壓，例如耦接到正電源電壓324。 兩個NM0S跟隨器晶體管的柵極可以大于正電源電壓324,其柵極電容性的耦接到電源電壓 318。偏置隔離晶體管521將NM0S跟隨器晶體管柵極節(jié)點520與全局偏置節(jié)點570隔離。 在寫操作期間，偏置隔離晶體管566將PM0S跟隨器晶體管柵極節(jié)點560與全局偏置節(jié)點 568隔離。在寫操作期間電容性地耦接柵極節(jié)點560和520的替換實施例也是可能的。例 如，在一個實施例中，節(jié)點560可以電容性地耦接到節(jié)點520。節(jié)點520還可以耦接到電壓 源318。在又一個實施例中，在節(jié)點520耦接到電壓源324時，節(jié)點560和節(jié)點520可以電 容性地相互耦接。此外，附加局部跟隨器電路（在圖5中未示出）可以使用來自節(jié)點570 和568的全局偏置電壓分別產(chǎn)生用于節(jié)點520和560的偏置電壓。
[0047] 當耦接到ST-MRAM比特單元列的寫入驅動器206、212的第三實施例未啟動時，開 關晶體管518和538被禁用以分別將NM0S跟隨器晶體管516和536與電路的其余部分隔 離。類似地，開關晶體管558被禁用以將PM0S跟隨器晶體管556隔離。偏置隔離開關566 和521被使能以分別將節(jié)點560連接到全局偏置節(jié)點568以及將節(jié)點520連接到全局偏置 節(jié)點570。
[0048] 根據(jù)第三示例實施例的方法（參考圖6)包括：將寫入驅動器偏置信號與全局偏 置信號隔離602,使用NM0S跟隨器電路502和504分別在源極線134的第一和第二端施加 604第三電壓，以及使用PM0S跟隨器電路506在位線132的一端施加606第四電壓。方法 600可以用于施加置位寫入電流通過磁隧道結器件128。替換實施例可以使用兩個PMOS跟 隨器電路在位線132的第一和第二端施加第四電壓。另一個替換實施例可以使用到正電源 電壓324的兩個使能的PM0S晶體管在源極線134的第一和第二端施加第三電壓。
[0049] 圖4和圖6是示出了對自旋矩MRAM進行寫入的方法的示例實施例的流程圖。與 方法400、600關聯(lián)執(zhí)行的各種任務可以通過硬件、固件或其任何組合執(zhí)行。為了說明的目 的，方法400、600的描述參照上面結合圖3和圖5提到的元件。應理解，方法400、600可以 包括任何數(shù)量的附加或替換的任務，圖4和圖6中示出的任務不必按照示出的順序執(zhí)行，并 且方法400、600可以合并到具有此處未詳細描述的附加功能的更全面的過程或方法中。而 且，只要期望的整體功能保持完整，可以將圖4和圖6中示出的一個或多個任務從方法400、 600的實施例中省略。
[0050] 總的來說，用于對自旋矩磁電阻隨機存取存儲器（ST-MRAM)進行寫入的寫入驅動 器使所選擇的列中未被選擇（關斷）的字線選擇晶體管的亞閾值泄漏最小化。通過從兩端 驅動線降低了在位線和/或源極線中的有效金屬電阻，通過使用NM0S跟隨器電路和PM0S 跟隨器電路增加了抗電源噪聲能力。此處描述的示例方法包括：將寫入驅動器偏置信號與 全局偏置信號隔離；使用第一 NM0S跟隨器電路或第一 PM0S跟隨器電路中的一個在位線的 一端施加第一電壓；以及當使用所述第一 NM0S跟隨器電路時，使用第二PM0S跟隨器電路在 源極線的第一端以及使用第三PM0S跟隨器電路在源極線的第二端施加第二電壓，或者，當 使用所述第一 PM0S跟隨器電路時，使用第二NM0S跟隨器電路在源極線的第一端以及使用 第三NM0S跟隨器電路在源極線的第二端施加第二電壓。
[0051] 以上已經(jīng)就特定的實施例描述了益處、其它優(yōu)點及對問題的解決方案。但是，所述 益處、優(yōu)點、對問題的解決方案及可以使任何益處、優(yōu)點或者解決方案出現(xiàn)或者變得更明顯 的任何項素都不應當看作任何或者全部權利要求的關鍵、必需或者實質(zhì)性的特征或項素。 如在此所使用的，術語"包括"、"包含"或者其任何變體都是要覆蓋非排他性的包括，使得包 括一列項素的處理、方法、物品或者裝置不是僅僅包括這些項素，而是可以包括沒有明確列 出的或者該處理、方法、物品或裝置固有的其它項素。
[0052] 盡管在前面的具體描述中給出了至少一種示例實施方式，但是應當認識到，存在 大量的變體。還應當認識到，示例實施例僅僅是例子，而不是要以任何方式限制本發(fā)明的范 圍、適用性或者配置。相反，以上的具體描述將為本領域技術人員提供實現(xiàn)本發(fā)明示例實施 例的方便的指導，應當理解，可以對示例實施方式中所描述的項素的功能和布置進行各種 變化而不偏離如所附權利要求所闡述的本發(fā)明的范圍。
【權利要求】
1. 一種用于向自旋矩MRAM進行寫入的方法，該方法包括： 在位線施加第一電壓；以及 在源極線的第一端和第二端兩者處施加第二電壓。
2. 如權利要求1所述的方法，還包括： 將寫入驅動器偏置信號與全局偏置信號隔離。
3. 如權利要求1所述的方法，其中所述第一電壓大于所述第二電壓，并且施加所述第 一電壓包括： 使用NMOS跟隨器電路在所述位線的一端施加所述第一電壓。
4. 如權利要求3所述的方法，其中施加所述第一電壓還包括： 使用NMOS跟隨器電路在所述位線的第二端施加所述第一電壓。
5. 如權利要求1所述的方法，其中所述第一電壓高于所述第二電壓，并且施加所述第 二電壓包括： 使用PMOS跟隨器電路在源極線的第一端和第二端兩者處施加所述第二電壓。
6. 如權利要求1所述的方法，其中所述第一電壓小于所述第二電壓，并且施加所述第 一電壓包括： 使用PMOS跟隨器電路在所述位線的第一端施加所述第一電壓。
7. 如權利要求6所述的方法，其中施加所述第一電壓還包括： 使用PMOS跟隨器電路在所述位線的第二端施加所述第一電壓。
8. 如權利要求1所述的方法，其中所述第一電壓小于所述第二電壓，并且施加所述第 二電壓包括： 使用NMOS跟隨器電路在所述源極線的第一端和第二端兩者處施加所述第二電壓。
9. 如權利要求3所述的方法，還包括： 對所述NMOS跟隨器電路施加第一偏置信號；以及 對所述NMOS跟隨器電路施加正電源電壓，所述第一偏置信號大于所述正電源電壓。
10. 如權利要求9所述的方法，還包括： 將所述第一偏置信號電容性地耦接到地電源電壓。
11. 如權利要求9所述的方法，還包括： 使用PMOS跟隨器電路在所述源極線的第一端和第二端施加所述第二電壓； 施加第二偏置信號到所述PMOS跟隨器電路；以及 將所述第一偏置信號電容性地耦接到正電源電壓或地電源電壓中的一個以及所述第 二偏置信號。
12. 如權利要求11所述的方法，其中所述第二偏置信號是負的并且小于所述地電源電 壓。
13. 如權利要求11所述的方法，還包括： 將所述第二偏置信號電容性地耦接到所述正電源電壓或所述地電源中的一個。
14. 一種用于對自旋矩MRAM進行寫入的方法，該方法包括： 使用PMOS跟隨器電路在位線或源極線中的一個處施加第一電壓。
15. 如權利要求14所述的方法，還包括： 使用NMOS跟隨器電路對所述位線或所述源極線中的與施加所述第一電壓的不同的另 一個施加第二電壓。
16. 如權利要求14所述的方法，還包括： 在源極線的第一端和第二端兩者處施加所述第一電壓或第二電壓中的一個。
17. 如權利要求14所述的方法，還包括： 對所述PMOS跟隨器電路提供第一偏置信號，所述第一偏置信號與第一全局偏置信號 隔離并且電容性地耦接到第一參考電壓。
18. 如權利要求15所述的方法，還包括： 對所述NMOS跟隨器電路提供第二偏置信號，所述第二偏置信號與第二全局偏置信號 隔離并且電容性地耦接到第二參考電壓。
19. 一種耦接到自旋矩MRAM的寫入驅動器，包括： 一列磁性位單元，每一個選擇性地耦接在源極線和位線之間； 第一 MOS跟隨器晶體管，耦接到所述源極線的第一端； 第二MOS跟隨器晶體管，耦接到所述源極線的第二端； 第三MOS跟隨器晶體管，耦接到所述位線的一端；以及 多個隔離晶體管，每一個被配置為對所述第一、第二及第三MOS跟隨器晶體管的控制 電極提供多個電壓中的一個。
20. 如權利要求19所述的寫入驅動器，還包括： 第一電容器，耦接在所述第一 MOS跟隨器晶體管的控制電極和第一參考電壓之間； 第二電容器，耦接在所述第二MOS跟隨器晶體管的控制電極和所述第一參考電壓之 間；以及 第三電容器，耦接在所述第三MOS跟隨器晶體管的控制電極和第二參考電壓之間；
21. 如權利要求19所述的寫入驅動器，其中所述第一 MOS跟隨器晶體管和第二MOS跟 隨器晶體管每一個都包括PMOS跟隨器晶體管，并且所述第三MOS跟隨器晶體管包括NMOS 跟隨器晶體管。
22. 如權利要求19所述的寫入驅動器，其中所述第一 MOS跟隨器晶體管和第二MOS跟 隨器晶體管每一個都包括NMOS跟隨器晶體管，并且所述第三MOS跟隨器晶體管包括PMOS 跟隨器晶體管。
【文檔編號】G11C7/00GK104115228SQ201280065461
【公開日】2014年10月22日 申請日期:2012年11月19日 優(yōu)先權日:2011年11月17日
【發(fā)明者】S·M·阿拉姆, T·安德烈 申請人:艾沃思賓技術公司