專利名稱：存儲器中的峰值功率管理機構(gòu)的制作方法
技術領域：
本公開內(nèi)容涉及存儲器，并且更具體地涉及峰值功率降低。
背景技術：
許多設備包括嵌入式存儲器和/或板上存儲器。在許多這樣的設備中，這些存儲器可能占據(jù)集成電路管芯的主要部分。相應地，這些存儲器可能消耗大量功率。然而，在一些情況中，有問題的可能不是所消耗的平均功率，而是峰值功率，這是因為，電流使用中的電涌或大的峰值可能導致主Vdd電源上的電壓跌落。這些電壓跌落不僅可能導致存儲器的不適當操作，而且可能導致連接到該電源的其它電路的不適當操作。

發(fā)明內(nèi)容
公開了存儲器中的用于管理峰值功率的機構(gòu)的各種實施例。廣泛地說，可以預料到存儲器存儲陣列中的用于管理峰值功率的機構(gòu)。在包括許多子陣列塊的存儲器中，通過使對于每個子陣列塊的字線信號激活相交錯，可能降低與讀操作和寫操作相關聯(lián)的峰值電流。具體地，字線單元可以被配置成生成對于每個子陣列塊的字線信號，使得一個子陣列塊的讀字線信號并不與另一個子陣列塊的寫字線信號同時地從一個邏輯電平轉(zhuǎn)換到另一個邏輯電平。此外，字線單元可以被配置成生成對于每個子陣列塊的字線信號，使得給定子陣列塊的讀字線不與另一子陣列塊的讀字線信號同時地從一個邏輯電平轉(zhuǎn)換到另一個邏輯電平。在一個實施例中，一種存儲器包括存儲陣列，所述存儲陣列包括多個子陣列塊，并且每個子陣列塊包括字線驅(qū)動單元。每個字線驅(qū)動單元可以生成用于發(fā)起讀操作的讀字線信號以及用于發(fā)起寫操作的寫字線信號，使得給定字線驅(qū)動單元的讀字線信號和不同字線驅(qū)動單元的寫字線不會同時地從一個邏輯電平轉(zhuǎn)換到另一個邏輯電平。在一種具體實現(xiàn)中，每個字線驅(qū)動單元還可以生成讀字線信號，使得沒有讀字線信號同時地從一個邏輯電平轉(zhuǎn)換到另一個邏輯電平。


圖1是處理器的方框圖。圖2是包括用于降低峰值功率的機構(gòu)的存儲器的一部分的一個實施例的方框圖。圖3是描述圖2中的存儲器的實施例的操作方面的時序圖。圖4是描述圖2中的存儲器的實施例的額外操作方面的時序圖。圖5是系統(tǒng)的一個實施例的方框圖。通過例子的方式在附圖中示出了具體實施例，并且將在本文中詳細地描述這些具體實施例。然而，應當理解的是，即使在針對特定特征只描述單個實施例的情況下，附圖和詳細描述也并不是要將權(quán)利要求限制于所公開的特定實施例。相反，意圖是要覆蓋對于從公開內(nèi)容受益的本領域技術人員顯而易見的所有修改、等價形式以及替換。在本公開內(nèi)容中提供的特征的例子旨在是解釋性的而不是限制性的，除非明確另外地陳述。如貫穿本申請使用的，以許可的意義(即，具有……的可能的意思)而不是強制的意義(即，必須的意思)來使用詞語“可以”。類似地，詞語“包括(include)”、“包括(including)”和“包括(includes)”表示包括但不限于。各個單元、電路或其它組件可以被描述為“被配置成”執(zhí)行一任務或多個任務。在這樣的上下文中，“被配置成”是對結(jié)構(gòu)的寬泛記載，通常表示“具有”在操作期間執(zhí)行該任務或多個任務的“電路”。這樣，即使在單元/電路/組件當前未開啟時，單元/電路/組件也可以被配置成執(zhí)行任務。通常，形成與“被配置成”相對應的結(jié)構(gòu)的電路可以包括硬件電路。類似地，為了便于描述，可以將各種單元/電路/組件描述成執(zhí)行任務或多個任務。這樣的描述應當被解釋成包括短語“被配置成”。記載被配置成執(zhí)行一個或多個任務的單元/電路/組件明確地旨在不援引U.S.C.§ 112第35條第6款來解釋該單元/電路/組件。本公開內(nèi)容的范圍包括本文(顯式地或隱式地)公開的任何特征或特征組合或者其任意概括，而不管其是否消除了本文所解決的問題中的任何一個或全部。相應地，在該申請(或者要求其優(yōu)先權(quán)的申請)進行期間，可以針對任何特征任何這樣的組合來形成新的權(quán)利要求。具體地，參考所附權(quán)利要求，可以將來自從屬權(quán)利要求的特征與獨立權(quán)利要求的特征組合，并且可以以任何適當?shù)姆绞蕉粌H僅是所附權(quán)利要求中枚舉的特定組合方式來組合來自各個獨立權(quán)利要求的特征。
具體實施例方式現(xiàn)在轉(zhuǎn)到圖1，示出了處理器的一個實施例的方框圖。處理器10包括耦合到獲取控制單元12的指令高速緩存(ICache) 14。該處理器還包括耦合到獲取控制單元12以及寄存器組22的解碼單元16，寄存器組22進而耦合到執(zhí)行內(nèi)核24。執(zhí)行內(nèi)核24耦合到接口單元34，接口單元34可以根據(jù)需要耦合到處理器10的外部接口。注意，在為了簡化的適當情況中，可以只使用數(shù)字來提及 具有包括數(shù)字和字母的附圖標記的組件。

在一個實施例中，獲取控制單元12被配置成提供程序計數(shù)器地址(PC)，以用于從指令高速緩存14進行獲取。指令高速緩存14被配置成向獲取控制單元12提供回要被饋送到解碼單元16中的(具有PC的)指令。解碼單元16通常可以被配置成將這些指令解碼成指令操作(op)并將這些解碼的op提供給執(zhí)行內(nèi)核24。解碼單元16還可以將解碼的操作數(shù)提供給寄存器組22，寄存器組22可以向執(zhí)行內(nèi)核24提供操作數(shù)。解碼單元16還可以被配置成調(diào)度每個指令并提供正確的寄存器值以供執(zhí)行內(nèi)核24使用。存儲器組22還可以從執(zhí)行內(nèi)核24接收要被寫入到寄存器組22的結(jié)果。相應地，寄存器組22通?？梢园捎糜诖鎯Σ僮鲾?shù)和結(jié)果的任意寄存器集合。因此，可以使用各種存儲類型(例如，觸發(fā)類型存儲設備、隨機存取存儲器(RAM)等)來實現(xiàn)寄存器組22。指令高速緩存14可以包括控制邏輯和存儲器陣列。存儲器陣列可以用于存儲被高速緩存的要被處理器10執(zhí)行的指令以及相關聯(lián)的高速緩存標記。指令高速緩存14可以具有任意的容量和結(jié)構(gòu)(例如，直接映射的、組關聯(lián)的、全關聯(lián)的等等)。指令高速緩存14可以包括任意的高速緩存行大小?？梢灶A料到處理器10可以實現(xiàn)任何適當?shù)闹噶罴軜?gòu)(ISA)，例如ARM ，PowerPC 或x86 ISA、其組合等等。在一些實施例中，處理器10可以實現(xiàn)使得一個或多個虛擬地址空間對于執(zhí)行軟件是可見的的地址轉(zhuǎn)換方案。例如，使用一組頁表、段或其它虛擬存儲轉(zhuǎn)換方案，將虛擬地址空間中的存儲器訪問轉(zhuǎn)換成與系統(tǒng)可用的實際物理存儲器相對應的物理地址空間。在采用地址轉(zhuǎn)換的實施例中，處理器10可以將一組最近和/或頻繁使用的虛擬到物理地址轉(zhuǎn)換存儲在轉(zhuǎn)換后備緩沖器(TLB)中，例如指令TLB (ITLB) 30。執(zhí)行內(nèi)核24可以執(zhí)行由每個指令指示的各種操作(例如，MOV、ADD、SHIFT、LOAD、STORE等)。在所示的實施例中，執(zhí)行內(nèi)核24包括數(shù)據(jù)高速緩存26，其可以是用于存儲要被處理器10處理的數(shù)據(jù)的高速緩存存儲器。與指令高速緩存14類似，數(shù)據(jù)高速緩存26可以具有任意適當?shù)娜萘?、結(jié)構(gòu)或行大小(例如，直接映射的、集關聯(lián)的、全關聯(lián)等)。此外，數(shù)據(jù)高速緩存26可以在這些細節(jié)中的任意一個方面與指令高速緩存14有所不同。與指令高速緩存14 一樣，在一些實施例中，可以使用物理地址位來對數(shù)據(jù)高速緩存26進行部分或完全尋址。相應地，可以以與上面關于ITLB 30所描述的方式類似的方式提供數(shù)據(jù)TLB (DTLB)32，用以對虛擬到物理地址轉(zhuǎn)換進行高速緩存，以在訪問數(shù)據(jù)高速緩存26中使用。注意，雖然ITLB 30和DTLB 32可以執(zhí)行類似的功能，但是在各個實施例中，它們可以被實現(xiàn)得不同。例如，它們可以存儲不同數(shù)量的轉(zhuǎn)換和/或不同的轉(zhuǎn)換信息。 接口單元34通?？梢园ㄓ糜趯⑻幚砥?0在外部接口上連接到其它設備的電路。外部接口可以包括任何類型的互連(例如，總線、分組等)。如果處理器10與一個或多個其它組件(例如，片上系統(tǒng)配置)集成，則外部接口可以是片上互連。如果處理器10沒有與其它組件集成，則外部接口可以在到外部電路的片外互連上。在各個實施例中，處理器10可以實現(xiàn)任意的指令集架構(gòu)。注意，嵌入在處理器10中的存儲器(例如，指令高速緩存14、數(shù)據(jù)高速緩存26、寄存器組22等)中的每一個可以包括字線驅(qū)動電路，用于訪問其相應的存儲器陣列。如下面結(jié)合圖2的描述更詳細描述的，通過管理字線信號來降低與訪問處理器10的嵌入式存儲器的存儲器陣列相關聯(lián)的峰值功率是可能的。參考圖2，示出了包括降低峰值功率的機構(gòu)的存儲器的一部分的一個實施例的方框圖。存儲器200包括耦合到控制單元215的陣列201。注意，為了簡化起見，已經(jīng)從附圖中省略了多個特征。例如，圖2的子陣列塊中的每一個可以包括位單元和位線(均未示出)，用于傳送以及存儲讀寫數(shù)據(jù)。在所示的實施例中，陣列201包括若干子陣列塊(例如，203a到203h以及205a到207h)。每個子陣列塊包括相應的字線驅(qū)動單元(例如，205a到205h以及209a到209h)以及用于存儲數(shù)據(jù)的多個位單元(未示出)。此外，在一個實施例中，將子陣列塊布置成組。在所示的實施例中，已經(jīng)對子陣列塊進行了布置，使得塊203形成一組，而塊205形成另一組。此外，在一個實施例中，可以對一組子陣列塊(例如，203a-203h或207a_207h)進行讀或?qū)?，但是兩者不能并發(fā)進行。換句話說，如果正在對一個組中的子陣列塊中的任意一個進行讀，那么不可以與該讀操作并發(fā)地對該組中的任何子陣列塊進行寫。然而，可以對一個組進行讀，同時并發(fā)地對另一個組進行寫。此外，在一個實施例中，可以對同一組內(nèi)的不同子陣列塊并發(fā)地進行讀，或者并發(fā)地進行寫。例如，可以并發(fā)地對子陣列塊203a和子陣列塊203h執(zhí)行讀操作或?qū)懖僮鳎菍ψ雨嚵袎K203a進行讀的同時對子陣列塊203h進行寫將會被禁止。相應地，控制單元215向每組子陣列塊提供不同的一組控制信號。具體地，在一個實施例中，控制單元215可以被配置成接收時鐘信號(例如，CLK)、地址信息(例如，ADDR)以及讀/寫信號(例如R/W)。控制單元215可以向不同的組提供兩個不同的時鐘信號(例如，CLKO和CLK1)。例如，向左側(cè)的組(例如，子陣列塊203a-203h)提供CLKO信號，而向右側(cè)的組(例如，子陣列塊207a-207h)提供CLKl信號?？刂茊卧?15還可以將ADDR信息解碼成一個或都個芯片選擇(例如，CS)，所述一個或多個芯片選擇可以選擇將訪問子陣列塊中的哪個?？梢詫/W信號進行解碼，以根據(jù)該信號是讀訪問還是寫訪問來生成讀使能或?qū)懯鼓?。在一個實施例中，在每個字線單元205和207內(nèi)可以將CLKO和CLKl信號與Wr_en和Rd_en信號組合，以分別生成寫字線信號和讀字線信號，以訪問子陣列塊中的位單元(未示出)。在一個實施例中，為了降低峰值電流，并從而降低在存儲器訪問期間消耗的峰值功率，可以使對于子陣列塊的并發(fā)讀和寫交錯，使得字線信號的邊緣在時間上不對齊。相應地，如圖3中所示的，讀字線和寫字線是交錯的。轉(zhuǎn)到圖3，示出了描述圖2中的存儲器的實施例的操作方面的時序圖。圖3的時序圖包括時鐘信號(例如，CLK (0，1))，其可以與圖2中的CLKO和/或CLKl信號相對應。此夕卜，時序圖可以包括讀字線信號(例如，Rd WL)和寫字線信號(例如，Wr WL)。在所示的實施例中，Rd WL和Wr WL都可以由CLK0，I信號的前邊緣發(fā)起，這發(fā)生在時刻t0，并由波浪箭頭指示。此外，WrWL的下降邊緣也是由CLK0，I信號的下降邊緣發(fā)起的，這也由波浪箭頭指示。相應地，Wr WL持續(xù)時間是依賴于頻率的。然而，如所示的，RdWL的下降邊緣并不是由CLK0，I信號的下降邊緣發(fā)起的。相反，在一個實施例中，Rd WL的在時刻t3的下降邊緣可以基于Rd WL的上升邊緣之后的某個預定時間量(由At表示)。因而，Rd WL持續(xù)時間是獨立于頻率的。如圖3中所示的，Rd WL的上升邊緣在時刻&開始，該時刻可以與CLK0，I信號的上升邊緣之后的一個較小的延遲相對應。相對照地，Wr WL的上升邊緣在時刻t2開始,這是比Rd WL延遲長得多的延遲，這是因為與讀操作相比，寫操作快速發(fā)生。在所示的實施例中，Rd WL的下降邊緣可以是可調(diào)整的，如由虛線所指示的，這取決于多個因素，例如傳感放大器類型、位線電容、工作電壓等。更具體地，在各個實施例中，可以使用各種時序電路中的任何一個來確定Rd WL的下降邊緣將在何時開始。例如，可以將字線終止電路或某種其它類型的時序電路用作定時器電路。此外，在一個實施例中，可以使用門延遲在圖2的WL單元內(nèi)實現(xiàn)與Rd WL和Wr WL相關聯(lián)的延遲。例如，在每個WL單元205和209中，諸如反相器、緩沖器等之類的一個或多個邏輯門可以被菊花式鏈接，以為相應的字線信號提供適當?shù)难舆t。在一個實施例中，在每個WL單元205和209處可以內(nèi)在地延遲CLKO和CLKl信號，而在其它實施例中，可以延遲Rd_en 或 ffr_en。如上面提到的并在下面進一步描述的，每個Rd WL和每個WrWL還可以相對于每個其它WL單元而被交錯。在一個實施例中，前邊緣或上升邊緣可以被交錯，而在另一個實施例中，后邊緣可以被交錯，并且在又一其它實施例中，前邊緣和后邊緣兩者都可以被交錯。在圖4中示出了描繪這種交錯的字線布置的示例性時序圖。參考圖4，示出了描繪圖2中的存儲器的實施例的另外操作方面的時序圖。與圖3中所示的時序圖類似，圖4中的時序圖也示出了時鐘信號(例如，CLK (0，1))，其可以與圖2中的CLKO和/或CLKl信號相對應。然而，與圖3相對照，圖4的時序圖包括多個讀字線信號(例如，Rd Wla-Wlh)以及多個寫字線信號(例如，WrWla-WLh),它們可以表示圖2中的WL單元205和209所提供的字線信號。如圖4中所示的，全部Rd WL信號的前邊緣以及全部Wr WL信號的前邊緣都是由時刻tQ處發(fā)生的CLK (0，1)信號觸發(fā)的。此外，在一個實施例中，Rd WL信號前邊緣中的每一個相對于彼此而被交錯，使得Rd WL前邊緣中沒有任何前邊緣被對齊。例如，在時刻^發(fā)起Rd WLa，并且在時刻t2發(fā)起Rd WLb，以此類推。類似地，Wr WL信號前邊緣中的每一個相對于彼此而被交錯，使得WrWL前邊緣中沒有任何前邊緣被對齊。例如，在時刻t3發(fā)起WrWla,并且在時刻t4發(fā)起Wr WLb,以此類推。此外，與上面結(jié)合圖3的描述而描述的下降邊緣類似，Wr Wla-WLh的下降邊緣也是由CLK0，I信號的下降邊緣發(fā)起的，并且RdWLa-WLh的下降邊緣(如在時刻t5所示的下降邊緣)可以如虛線所指示的那樣以及基于Rd WL的上升邊緣之后的某個預定時間量(如&所指示的)來調(diào)節(jié)。轉(zhuǎn)到圖5，示出了系統(tǒng)的一個實施例的方框圖。系統(tǒng)500包括耦合到一個或多個外圍設備507和外部系統(tǒng)存儲器505的集成電路510的至少一個實例。系統(tǒng)500還包括電源501，其可以向集成電路510提供一個或多個電源電壓以及向存儲器505和/或外圍設備507提供一個或多個電源電壓。在一個實施例中，集成電路510可以是片上系統(tǒng)(S0C)，其包括諸如圖1中的處理器10之類的處理器的一個或多個實例以及各種其它電路，例如存儲控制器、視頻和/或音頻處理電路、耦合到片外外圍設備的片上外圍設備和/或外圍設備接口，等等。相應地，集成電路510可以包括諸如圖2中的存儲器200之類的嵌入式存儲器的一個或多個實例。因而，包括存儲器200的實施例還可以包括使讀字線信號和寫字線信號交錯的WL單元，如上面結(jié)合圖2到圖4的描述而描述的。外圍設備507可以 包括任意期望的電路，這取決于系統(tǒng)的類型。例如，在一個實施例中，系統(tǒng)500可以包括在移動設備(例如，個人數(shù)字助理(PDA)、智能電話等)中，并且外圍設備507可以包括用于各種無線通信的設備，例如WiF1、藍牙、蜂窩、全球定位系統(tǒng)等。外圍設備507還可以包括額外的存儲設備，包括各種RAM存儲設備、固態(tài)存儲設備或磁盤存儲設備。這樣，外圍設備507還可以包括RAM，其包括上面描述的WL單元。外圍設備507可以包括用戶接口設備，例如包括觸摸顯示屏或多點觸摸顯示屏在內(nèi)的顯示屏，鍵盤或其它輸入設備、麥克風、揚聲器等。在其它實施例中，系統(tǒng)500可以包括在任意類型的計算系統(tǒng)(例如，臺式個人計算機、膝上型計算機、工作站、上網(wǎng)設備等)中。外部系統(tǒng)存儲器505可以表示任意類型的存儲器。例如，外部存儲器505可以處于DRAM族，例如同步DRAM (30狀10、雙倍數(shù)據(jù)速率(001 、001 2、001 3等)或者其任意低功率版本。然而，外部存儲器505還可以用SDRAM、靜態(tài)RAM (SRAM)或其它類型的RAM等來實現(xiàn)。相應地，外部系統(tǒng)存儲器505還可以包括上面結(jié)合圖2到圖4的描述而描述的WL單元。雖然已經(jīng)相當詳細地描述了以上實施例，但是對于本領域技術人員來說，一旦充分地理解了上面的公開內(nèi)容，各種變化和修改都將變得顯而易見。以下權(quán)利要求旨在被解釋成涵蓋所有這些變化和修改。
權(quán)利要求
1.一種存儲器(200)，包括: 存儲陣列(201)，其包括多個子陣列塊(203、207)； 其中，所述子陣列塊中的每一個包括字線驅(qū)動單元(205、209)，所述字線驅(qū)動單元(205、209)被配置成生成用于發(fā)起讀操作的讀字線信號以及用于發(fā)起寫操作的寫字線信號，使得給定字線驅(qū)動單元的讀字線信號和不同字線驅(qū)動單元的寫字線不會同時從一個邏輯電平轉(zhuǎn)換到另一個邏輯電平。
2.按權(quán)利要求1所述的存儲器，其中，每個字線驅(qū)動單元還被配置成生成所述讀字線信號，使得沒有讀字線信號同時從一個邏輯電平轉(zhuǎn)換到另一個邏輯電平。
3.按權(quán)利要求1所述的存儲器，其中，每個字線驅(qū)動單元還被配置成生成所述寫字線信號，使得沒有寫字線 信號同時從一個邏輯電平轉(zhuǎn)換到另一個邏輯電平。
4.按權(quán)利要求1所述的存儲器，其中，每個字線驅(qū)動單元還被配置成生成所述讀字線信號和所述寫字線信號，使得給定字線驅(qū)動單元的讀字線信號的上升邊緣和所述不同字線驅(qū)動單元的寫字線信號的上升邊緣不會同時從一個邏輯電平轉(zhuǎn)換到另一個邏輯電平。
5.按權(quán)利要求1所述的存儲器，其中，每個字線驅(qū)動單元還被配置成生成所述讀字線信號和所述寫字線信號，使得給定字線驅(qū)動單元的讀字線信號的下降邊緣和所述不同字線驅(qū)動單元的寫字線信號的下降邊緣不會同時從一個邏輯電平轉(zhuǎn)換到另一個邏輯電平。
6.按權(quán)利要求1所述的存儲器，其中，每個字線驅(qū)動單元還被配置成使得所述讀字線信號的下降邊緣在預定時間量之后進行轉(zhuǎn)換。
7.按權(quán)利要求1所述的存儲器，其中，每個字線驅(qū)動單元還被配置成使得所述寫字線信號的下降邊緣響應于時鐘信號的下降邊緣進行轉(zhuǎn)換。
8.一種系統(tǒng)(500),包括: 存儲器(200);以及 耦合到所述存儲器的一個或多個處理器(10)，其中，所述一個或多個處理器中的至少一個包括嵌入式存儲器(14、22、26)； 其中，所述嵌入式存儲器包括: 存儲陣列(201 )，其包括多個子陣列塊(203、207 )； 其中，所述子陣列塊中的每一個包括字線驅(qū)動單元(205、209)，所述字線驅(qū)動單元(205、209)被配置成生成用于發(fā)起讀操作的讀字線信號以及用于發(fā)起寫操作的寫字線信號，使得給定字線驅(qū)動單元的讀字線信號不會與不同字線驅(qū)動單元的寫字線同時地從一個邏輯電平轉(zhuǎn)換到另一個邏輯電平。
9.按權(quán)利要求8所述的系統(tǒng)，其中，每個字線驅(qū)動單元還被配置成生成所述讀字線信號和所述寫字線信號，使得給定字線驅(qū)動單元的讀字線信號的上升邊緣不會與所述不同字線驅(qū)動單元的寫字線信號的上升邊緣同時地從一個邏輯電平轉(zhuǎn)換到另一個邏輯電平。
10.按權(quán)利要求8所述的系統(tǒng)，其中，每個字線驅(qū)動單元還被配置成使得所述讀字線信號的下降邊緣在預定時間量之后進行轉(zhuǎn)換。
11.按權(quán)利要求8所述的系統(tǒng)，其中，每個字線驅(qū)動單元還被配置成生成所述讀字線信號和所述寫字線信號，使得給定字線驅(qū)動單元的讀字線信號的下降邊緣不會與所述不同字線驅(qū)動單元的寫字線信號的下降邊緣同時地從一個邏輯電平轉(zhuǎn)換到另一個邏輯電平。
12.按權(quán)利要求8所述的系統(tǒng)，其中，每個字線驅(qū)動單元還被配置成使得所述寫字線信號的下降邊緣響應于時鐘信號的下降邊緣進行轉(zhuǎn)換。
13.一種移動通信設備，包括: 存儲器(505);以及 耦合到所述存儲器的處理器(10)，其中，所述處理器包括嵌入式存儲器(14、22、26)，所述嵌入式存儲器包括: 存儲陣列(201)，其包括多個子陣列塊(203、207)； 其中，所述子陣列塊中的每一個包括字線驅(qū)動單元(205、209)，所述字線驅(qū)動單元(205、209)被配置成生成用于發(fā)起讀操作的讀字線信號以及用于發(fā)起寫操作的寫字線信號，使得給定字線驅(qū)動單元的讀字線信號不會與不同字線驅(qū)動單元的寫字線同時地從一個邏輯電平轉(zhuǎn)換到另一個邏輯電平。
14.按權(quán)利要求13所述的移動通信設備，其中，每個字線驅(qū)動單元還被配置成生成所述讀字線信號，使得給定字線驅(qū)動單元的讀字線信號的上升邊緣不會與任何其它字線驅(qū)動單元的讀字線信號的上升邊緣同時地從一個邏輯電平轉(zhuǎn)換到另一個邏輯電平。
15.按權(quán)利要求13所述的移動通信設備，其中，每個字線驅(qū)動單元還被配置成生成所述寫字線信號，使得給定字線驅(qū)動單元的寫字線信號的上升邊緣不會與任何其它字線驅(qū)動單元的寫字線信號的上升邊緣同時地從一個邏輯電平轉(zhuǎn)換到另一個邏輯電平。
16.按權(quán)利要求13所述的移動通信設備，其中，每個字線驅(qū)動單元還被配置成使得所述寫字線信號的下降邊緣響應于時鐘信號的下降邊緣進行轉(zhuǎn)換，并且使得所述讀字線信號的下降邊緣在預定時間量之 后進行轉(zhuǎn)換。
全文摘要
本發(fā)明公開了存儲器中的峰值功率管理機構(gòu)。一種用于在包括子陣列塊的存儲器存儲陣列中管理峰值功率的機制可以通過使對于每個子陣列塊的字線信號激活交錯來降低與讀寫操作相關聯(lián)的峰值電流。具體地，每個子陣列塊中的字線單元可以生成對于每個子陣列塊的字線信號，使得一個子陣列塊的讀字線信號不會與另一子陣列塊的寫字線同時地從一個邏輯電平轉(zhuǎn)換到另一個邏輯電平。此外，字線單元可以生成對于每個子陣列塊的字線信號，使得給定子陣列塊的讀字線不會與另一子陣列塊的讀字線信號同時地從一個邏輯電平轉(zhuǎn)換到另一個邏輯電平。
文檔編號G11C7/24GK103093802SQ20121039040
公開日2013年5月8日 申請日期2012年10月16日 優(yōu)先權(quán)日2011年11月1日
發(fā)明者E·M·麥庫姆斯 申請人:蘋果公司