專利名稱：具有雙功能的非揮發(fā)性半導(dǎo)體記憶單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于ー種非揮發(fā)性半導(dǎo)體記憶單元，尤指ー種具有雙功能的非揮發(fā)性半導(dǎo)體記憶單元。
背景技術(shù)：
非揮發(fā)性內(nèi)存是ー種能在切斷電源后繼續(xù)保存內(nèi)存內(nèi)數(shù)據(jù)的內(nèi)存，例如磁化裝置、光盤、閃存及其它半導(dǎo)體記憶裝置。非揮發(fā)性內(nèi)存可依照可重復(fù)編程(reprogrammable)的能力做為分類。例如可一次編程只讀存儲器(one time programmable ROM,OTP ROM)就只能編程(寫入數(shù)據(jù))單次，而其它類型的非揮發(fā)性內(nèi)存則可被重復(fù)編程多次。另外，隨著半導(dǎo)體內(nèi)存技術(shù)的精進，嵌入式(embedded)的非揮發(fā)性內(nèi)存其優(yōu)點在于可將大量的記憶單元(memory cell)直接整合進集成電路中。換言之,嵌入式記憶單元可與集成電路在整合 在同一種制程。嵌入式非揮發(fā)性內(nèi)存其最大特征就是在于其沒有復(fù)雜及昂貴的制程步驟。也因如此，所以這種非揮發(fā)性內(nèi)存也被稱為CMOS非揮發(fā)性內(nèi)存或邏輯非揮發(fā)性內(nèi)存。設(shè)計非揮發(fā)性內(nèi)存的目標，是為在與集成電路上互補金屬氧化物半導(dǎo)體(complementary metal oxide semiconductor, CMOS)相同的制程下，滿足在較小面積的芯片上增加內(nèi)存單元的數(shù)目。而ー種滿足上述目標的方法是利用電荷儲存架構(gòu)(chargestorage structures)來形成二位非揮發(fā)性半導(dǎo)體記憶晶體管。請參照圖1，圖I是為現(xiàn)有技術(shù)的半導(dǎo)體記憶晶體管100的示意圖。半導(dǎo)體記憶晶體管100形成于基底上，半導(dǎo)體記憶晶體管100包括兩離子布植的源/汲極區(qū)157-1和157-2、通道區(qū)156、電荷儲存架構(gòu)155-1和155-2以與門極區(qū)152。通道區(qū)156和離子布植的源/汲極區(qū)157-1和157-2形成于閘極區(qū)152的下方，而電荷儲存架構(gòu)155-1和155-2則形成于閘極區(qū)152的兩側(cè)。電荷儲存架構(gòu)155-1和155-2是由具有電荷補捉特性的間隙壁材料(spacer material)所形成，例如氮化娃(silicon-nitride)或高介電常數(shù)的介電層(high-k dielectric)。通過施加5伏特之閘極電壓VG、5伏特的汲極電壓V2及O伏特的源極電壓VI，可編程電荷儲存架構(gòu)155-2。因此，源極區(qū)157-1的信道熱電子(channel hot electron)可經(jīng)由通道區(qū)156進入電荷儲存架構(gòu)155-2。而通過施加-5伏特的閘極電壓VG以及+5伏特的汲極電壓V2，引發(fā)帶對帶穿隧電洞(band-to-band tunneling holes)進入電荷儲存架構(gòu)155-2,可抹除電荷儲存架構(gòu)155-2。另ー種利用標準互補金屬氧化物半導(dǎo)體制程制造互補金屬氧化物半導(dǎo)體非揮發(fā)性記憶單元的方法提供于圖2，圖2是為現(xiàn)有技術(shù)的互補金屬氧化物半導(dǎo)體的非揮發(fā)性記憶單元200 (以下簡稱內(nèi)存單元200)的示意圖。記憶單元200形成于基底202上，記憶單元200包括源/汲極區(qū)204-1和204-2、多晶硅閘極206-1和206-2、閘極介電層216-1和216-2、氮化硅側(cè)間隙壁208-1和208-2、可編程層210、側(cè)間隙壁隔離層214-1和214-2、隔離層212、基底202和第二側(cè)間隙壁218-1和218-2。多晶硅閘極206-1和206-2可通過閘極介電層216-1及216-2和基底202隔離。閘極介電層216-1及216-2是由氧化硅-氮化娃-氧化娃(0N0)材料所形成?？删幊虒?programming layer) 210形成于多晶娃閘極206-1及206-2之間，并通過隔離層212和多晶硅閘極206-1及206-2隔離?？删幊虒?10提供類似應(yīng)用在閃存單元的娃-氧化娃-氮化娃-氧化娃-娃(silicon-oxide-nitride-oxide-silicon, S0N0S)架構(gòu)的電荷儲存功能。然而，在內(nèi)存單元200中，利用多晶硅閘極206-1和206-2來編程可編程層210。氮化娃側(cè)間隙壁(Silicon-nitride sidewallspacer) 208-1和208-2和可編程層210是由制程中同一個步驟得到，用以控制靠近源/汲極區(qū)204-1和204-2的穗狀電場現(xiàn)象(e-field fringing)。另外,側(cè)間隙壁_離層214-1和214-2和隔離層212亦是由制程中同一個步驟得到，而氮化硅側(cè)間隙壁208-1、208-2可通過側(cè)間隙壁隔離層214-1和214-2和多晶硅閘極206-1、206-2及基底202隔離。第二側(cè)間隙壁218-1和218-2形成自氧化硅。通過多晶硅閘極206-1接地以及讓源/汲極區(qū)204-1和204-2以及基底202浮接，可將可編程層210編程。而施加高電壓于多晶硅閘極206-2以吸引電子從多晶硅閘極206-1經(jīng)由隔離層212進入可編程層210。因此，通道之上的可編程層210的負電荷所造成的負偏壓，可使同一種電路中的內(nèi)存單元200的閥值電壓比未編程的晶體管的閥值電壓更局。 現(xiàn)有技術(shù)提供許多不同型態(tài)的具有電荷儲存層的內(nèi)存單元。然而，這些內(nèi)存單元不僅速度慢且效率很低。

發(fā)明內(nèi)容
本發(fā)明的一實施例提供ー種具有雙功能的非揮發(fā)性半導(dǎo)體記憶單元。該非揮發(fā)性半導(dǎo)體記憶單元包括第一導(dǎo)電類型的基底、第一閘極、第二閘極、第三閘極、電荷儲存層、第ー擴散區(qū)、第二擴散區(qū)及第三擴散區(qū)。該第一導(dǎo)電類型的該基底包括主動區(qū)；該第一閘極的全部形成于該主動區(qū)之上，用以接收選擇閘極電壓；該第二閘極的部分形成于該主動區(qū)上，且位于該第一閘極的第一邊，用以接收第一電壓和第二電壓，其中該第一閘極和該第二閘極相距第一距離，該第一電壓是有關(guān)于該雙功能中的可一次編程功能，以及該第二電壓是有關(guān)于該雙功能中的可多次編程功能；該第三閘極的部分形成于該主動區(qū)上，且位于該第一閘極的第一邊，用以接收該第一電壓和該第二電壓，其中該第一閘極和該第三閘極相距該第一距離，以及該第二閘極和該第三閘極相距第二距離；該電荷儲存層是形成于該主動區(qū)的表面之上，且填充于該第二閘極和該第三閘極之間；該第一擴散區(qū)是形成于該表面之上，且位于該第一閘極的第二邊，其中該第一閘極的第一邊是相對于該第一閘極的第二邊，其中該第一擴散區(qū)的電性是為和該第一導(dǎo)電類型相反的第二導(dǎo)電類型，且該第一擴散區(qū)是用以接收和該可一次編程功能有關(guān)的第三電壓以及和該可多次編程功能有關(guān)的第四電壓；該第二擴散區(qū)是形成于該表面之上，且位于該第二閘極的第一邊，其中該第二閘極的第一邊是相對于該第一閘極的第一邊，其中該第二擴散區(qū)的電性是為和該第一導(dǎo)電類型相反的該第二導(dǎo)電類型，且該第二擴散區(qū)是用以接收和該可多次編程功能有關(guān)的第五電壓；該第三擴散區(qū)是形成于該主動區(qū)的該表面且介于該第一閘極和該第二閘極/第三閘極之間，其中該第三擴散區(qū)的電性是為該第二導(dǎo)電類型。本發(fā)明提供ー種具有雙功能的非揮發(fā)性半導(dǎo)體記憶單元。該非揮發(fā)性半導(dǎo)體記憶單元是利用施加在位線、字符線和編程在線的不同電壓輕易地實現(xiàn)該非揮發(fā)性半導(dǎo)體記憶単元的可一次編程功能和可多次編程功能。如此，相較于現(xiàn)有技術(shù)，該非揮發(fā)性半導(dǎo)體記憶単元不僅具有較現(xiàn)有技術(shù)佳的效能，亦具有較現(xiàn)有技術(shù)簡單的架構(gòu)以實現(xiàn)該可一次編程功能和該可多次編程功能。


圖I是為現(xiàn)有技術(shù)的半導(dǎo)體記憶晶體管的示意圖。圖2是為現(xiàn)有技術(shù)的互補金屬氧化物半導(dǎo)體非揮發(fā)性記憶單元的示意圖。圖3是為本發(fā)明的一實施例說明ー種互補金屬氧化物半導(dǎo)體的非揮發(fā)性記憶單元的示意圖。圖4是為本發(fā)明的ー實施例說明具有雙功能的記憶單元的示意圖。圖5是為說明記憶單元的橫切面的示意圖。
圖6是為說明在可一次編程功能的編程模式下的記憶單元的示意圖。圖7是為說明在可一次編程功能的讀取模式下的記憶單元的示意圖。圖8是為說明在可一次編程功能的編程模式下的內(nèi)存數(shù)組的示意圖。圖9是為說明在可一次編程功能的讀取模式下的內(nèi)存數(shù)組的示意圖。圖10是為說明圖3的記憶單元的橫切面的示意圖。圖11是為說明在可多次編程功能的抹除模式下圖10的記憶單元的示意圖。圖12是為本發(fā)明的還ー實施例說明由互補金屬氧化物半導(dǎo)體非揮發(fā)性內(nèi)存單元構(gòu)成的內(nèi)存數(shù)組的示意圖。其中，附圖標記說明如下100半導(dǎo)體記憶晶體管152閘極區(qū)155-1、155-2電荷儲存架構(gòu)156,323通道區(qū)157-1、157-2、204-1、204-2 源/汲極區(qū)200、300非揮發(fā)性內(nèi)存單元202基底206-1、206-2多晶硅閘極208-1、208-2氮化硅側(cè)間隙壁21可編程層212隔離層214-1、214-2側(cè)間隙壁隔離層216-1、216-2閘極介電層218-1、218-2第二側(cè)間隙壁310、810P井區(qū)311-1,811-1第一 N+擴散區(qū)311-2,811-2第二 N+擴散區(qū)311-3,811-3第三 N+擴散區(qū)313-1,813-1第一多晶硅閘極313-2,813-2[1]第二多晶硅閘極313-3、813-3 [I]第二多晶娃閘極
314、814[1]、814[2]、814[N]電荷儲存層315,815主動區(qū)316-1、316-2、816-1、816-2接觸插塞320、321閘極氧化層402開關(guān)40可一次編程功能單元40可多次編程功能單元80、82內(nèi)存數(shù)組80記憶單元811-4第四N+擴散區(qū)813-2 [2]第四多晶硅閘極 813-3 [2]第五多晶硅閘極813-2 [N]第六多晶硅閘極813-3 [N]第七多晶硅閘極BL> BLn> BLn+1位線Iread電流PL、PLn、PLn+l編程線Vpp、VDD、VSL高電壓VG、VSG閘極電壓V2汲極電壓Vl源極電壓Vth閥值電壓WL、WLn、WLn+l字符線
具體實施例方式請參照圖3，圖3是為本發(fā)明的一實施例說明ー種互補金屬氧化物半導(dǎo)體(complimentary metal-oxide-semiconductor, CMOS)的非揮發(fā)性記憶單兀 300 (以下簡稱記憶單元300)的示意圖。記憶單元300是形成于在丨基底的P井(P-well)區(qū)310的主動區(qū)315之上。雖然圖3的實施例是利用P井型態(tài)的互補金屬氧化物半導(dǎo)體，但本發(fā)明以下的實施例亦適合應(yīng)用到N井(N-well)型態(tài)的互補金屬氧化物半導(dǎo)體。第一 N+擴散區(qū)311-1是形成于第一多晶硅閘極313-1的左邊的主動區(qū)315的表面上，第二 N+擴散區(qū)311-2是形成于第二多晶硅閘極313-2的右邊的主動區(qū)315的表面上，以及第三N+擴散區(qū)311-3是形成于第一多晶硅閘極313-1和第二多晶硅閘極313-2/第三多晶硅閘極313-3之間的主動區(qū)315的表面上。如圖3所示，第二多晶硅閘極313-2和第三多晶硅閘極313-3相距第二距離，以及第二多晶硅閘極313-2和第三多晶硅閘極313-3兩者皆相距第一多晶硅閘極313-1第一距離。如圖3所示，第二距離的方向是垂直于第一距離的方向。另外，第二距離的大小是適合在第二多晶硅閘極313-2及第三多晶硅閘極313-3之間形成電荷儲存層(自對準氮化層)314，以及第一距離的大小是不適合在第一多晶硅閘極313-1和第二多晶硅閘極313-2、第三多晶硅閘極313-3之間形成自對準氮化層。例如，在90奈米/65奈米的制程中，第二多晶硅閘極313-2相距第三多晶硅閘極313-3在20奈米到200奈米的范圍，因此可允許電荷儲存層314形成在第二多晶硅閘極313-2和第三多晶硅閘極313-3之間的空間。如圖3所示，接觸插塞316-1形成在第一 N+擴散區(qū)311-1之上的主動區(qū)315，以及接觸插塞316-2形成在第二 N+擴散區(qū)311-2之上的主動區(qū)315，其中接觸插塞316-1和接觸插塞316-2是用以將施加在接觸插塞316-1、316-2的電壓信號對第一 N+擴散區(qū)311-1和第二 N+擴散區(qū)311-2充電。請參照圖4和圖5。圖4是為本發(fā)明的ー實施例說明具有雙功能的記憶單元300的示意圖，和圖5是為說明記憶單元300的橫切面的示意圖。如圖4所示，位線BL是耦接于接觸插塞316-1，字符線WL是耦接于第一多晶硅閘極313-1，以及編程線PL是耦接于第二多晶娃閘極313-2和第二多晶娃閘極313-3。如圖5和圖4所不，第一多晶娃閘極313-1、第一 N+擴散區(qū)311-1和第三N+擴散區(qū)311-3可做為開關(guān)402，第二多晶硅閘極313-2、第三多晶硅閘極313-3、第二 N+擴散區(qū)311-2和第三N+擴散區(qū)311-3可做為可一次編程功能単元404(亦及第ニ多晶硅閘極313-2和第三多晶硅閘極313-3可做為反熔絲)。另外，第 ニ多晶硅閘極313-2、第三多晶硅閘極313-3、電荷儲存層314、第二 N+擴散區(qū)311-2和第三N+擴散區(qū)311-3可做為可多次編程功能単元406。請參照圖6。圖6是為說明在可一次編程功能的編程模式下的記憶單元300的示意圖。在可一次編程功能的編程模式中，因為高電壓Vpp是施加在第二多晶硅閘極313-2和第三多晶硅閘極313-3，以及第一 N+擴散區(qū)311-1是耦接于地(亦即耦接于位線BL的接觸插塞316-1的電壓是為0V)，所以高電壓Vpp可根據(jù)第二多晶硅閘極313-2、第三多晶硅閘極313-3和第一 N+擴散區(qū)311-1之間的跨壓，擊穿形成于第二多晶硅閘極313-2和第三多晶硅閘極313-3之下的閘極氧化層320。如圖6所示，二分之一的高電壓(Vpp/2)是施加在第一多晶硅閘極313-1以維持第一 N+擴散區(qū)311-1和第三N+擴散區(qū)311-3之間的通道區(qū)323開啟。另外，二分之一的高電壓(Vpp/2)并無法擊穿形成于第一多晶硅閘極313-1之下的閘極氧化層321。然而，雖然二分之一的高電壓(Vpp/2)并無法擊穿形成于第一多晶硅閘極313-1之下的閘極氧化層321，但是二分之一的高電壓(Vpp/2)施加在第一多晶硅閘極313-1時可使地電壓從第一 N+擴散區(qū)311-1傳遞至第三N+擴散區(qū)311-3。請參照圖7。圖7是為說明在可一次編程功能的讀取模式下的記憶單元300的示意圖。在可一次編程功能的讀取模式中，高電壓VDD是施加在第二多晶硅閘極313-2和第三多晶硅閘極313-3，第一 N+擴散區(qū)311-1是耦接于地(亦即耦接于位線BL的接觸插塞316-1的電壓是為0V)，以及高電壓VDD亦施加在第一多晶硅閘極313-1以維持通道區(qū)323開啟。如此，電流Iread可從第二多晶硅閘極313-2和第三多晶硅閘極313-3流向第一 N+擴散區(qū)311-1。因此，位線BL可感測到電流Iread (亦即邏輯“I”)。但本發(fā)明并不受限于邏輯“I”是對應(yīng)于位線BL感測到電流Iread。如此，在記憶單元300的可一次編程功能中，當?shù)诙嗑Ч栝l極313-2和第三多晶硅閘極313-3沒被擊穿吋，記憶單元300是儲存邏輯“O” ；當?shù)诙嗑Ч栝l極313-2和第三多晶硅閘極313-3被擊穿時，記憶単元300是儲存邏輯 “I，，。請參照圖8，圖8是為說明在可一次編程功能的編程模式下的內(nèi)存數(shù)組820的示意圖。如圖8所示，內(nèi)存數(shù)組820的記憶單元8202被編程，以及內(nèi)存數(shù)組820的其它記憶単元沒有被編程。如圖8所示，位線BLn，字符線WLn，以及編程線PLn是耦接于記憶単元8202。因此，在可一次編程功能的編程模式中，高電壓Vpp是施加在編程線PLn，位線BLn是耦接于地，以及二分之一的高電壓(Vpp/2)是施加在字符線WLn。另外，二分之一的高電壓(Vpp/2)是施加在耦接于其它記憶単元的位線(例如位線BLn+Ι)，以及耦接于其它記憶單元的字符線(例如字符線WLn+Ι)和編程線(例如編程線PLn+Ι)是耦接于地。如此，記憶單元8202被編程(亦即邏輯“I”)，以及內(nèi)存數(shù)組820的其它記憶単元沒有被編程(亦即邏輯“O”)。請參照圖9，圖9是為說明在可一次編程功能的讀取模式下的內(nèi)存數(shù)組820的示意圖。如圖9所示，內(nèi)存數(shù)組820的記憶單元8202儲存邏輯“1”，以及內(nèi)存數(shù)組820的其它記憶單元儲存邏輯“O”或邏輯“I”。在可一次編程功能的讀取模式中，高電壓VDD是施加在編程線PLn和字符線WLn，以及位線BLn是耦接于地。另外，高電壓VDD是施加在位線BLn+Ι以抑制耦接于字符線WLn的相鄰于記憶單元8202的其它記憶単元的漏電流，以及字符線WLn+Ι和編程線PLn+Ι是稱接于地。如此,位線BLn可感測到電流Iread(亦即記憶單元8202儲存邏輯“I”)。
請參照圖10，圖10是為說明圖3的記憶單元300的橫切面的示意圖。如圖10所示，記憶單元300是在可多次編程功能的編程模式。閘極氧化層321是形成于第一多晶硅閘極313-1和P井區(qū)310之間。在可多次編程功能的編程模式下，對于N型金屬氧化物半導(dǎo)體晶體管場效晶體管(N-type M0SFET)而言，高電壓VAG (例如大于零的電壓)是施加在第二多晶硅閘極313-2和第三多晶硅閘極313-3，大于選擇晶體管的閥值電壓Vth的閘極電壓VSG是施加在第一多晶硅閘極313-1，高電壓VSL(例如大于零的電壓)是施加在第二 N+擴散區(qū)311-2，以及第一 N+擴散區(qū)311-1是耦接于地。如此，信道熱電子可從第一 N+擴散區(qū)311-1穿越形成于第一 N+擴散區(qū)311-1和第三N+擴散區(qū)311-3之間的通道區(qū)323。然后，信道熱電子可抵達第三N+擴散區(qū)311-3并被注入電荷儲存層314。另外，通道熱載子注入的尖端會被偏移電荷儲存層314下方的第二擴散區(qū)311-2的邊緣，以及可通過施加電壓至第二多晶娃閘極313-2和第二多晶娃閘極313-3增強電流密度。請參照圖11，圖11是為說明在可多次編程功能的抹除模式下圖10的記憶單元300的示意圖。在圖11中，可利用帶對帶穿隧電洞(Band-to-band tunneling hot hole,BBHH)的注入抹除記憶單元300。如圖11所示，低電壓VSG(例如等于零的電壓)是施加在第一多晶硅閘極313-1，以及低電壓VAG(例如小于零的電壓)是施加在第二多晶硅閘極313-2和第三多晶硅閘極313-3。而第一 N+擴散區(qū)311-1浮接。高電壓VSL(例如大于零的電壓)是施加在第二 N+擴散區(qū)311-2。如此，將發(fā)生帶對帶穿隧電洞的注入，而熱電洞可從第二擴散區(qū)311-2流向電荷儲存層314(如圖11所示)。因此，記憶單元300可被抹除。請參照圖12，圖12是為本發(fā)明的還ー實施例說明由互補金屬氧化物半導(dǎo)體非揮發(fā)性內(nèi)存單元構(gòu)成的內(nèi)存數(shù)組800的示意圖。如圖12所示，內(nèi)存數(shù)組800可被視為在內(nèi)存串行(memory string)包括N個內(nèi)存單元的邏輯與非門形式的數(shù)組(logical NAND typearray)。在圖12中，內(nèi)存數(shù)組800的N個內(nèi)存單元可形成在基底的P井區(qū)810中的主動區(qū)815之上。第一 N+擴散區(qū)811-1形成于第一多晶娃閘極813-1之下。第二 N+擴散區(qū)811-2形成于第一多晶娃閘極813-1、第二多晶娃閘極813_2[1]和第二多晶娃閘極813-3[I]之下。第三N+擴散區(qū)811-3形成于第二多晶硅閘極813-2[1]、第三多晶硅閘極813-3[1]第四多晶硅閘極813-2[2]和第五多晶硅閘極813-3[2]之下。第四N+擴散區(qū)811-4形成于第六多晶硅閘極813-2[N]和第七多晶硅閘極813-3[N]之下。如此，在第一 N+擴散區(qū)811-1和第四N+擴散區(qū)811-4之間便可形成連續(xù)的通道，所以在電荷儲存層814[1]814[2]、…及814[N]中能夠儲存電荷，例如電子。但如果電荷儲存層814[1]814[2]、…及814[N]中有ー個或多個電荷儲存層無法儲存電荷，則電流將無法從第一N+擴散區(qū)811-1流向第四N+擴散區(qū)811-4。因此如上所述，可通過圖12所示的架構(gòu)達成與非門形式的操作。第二多晶硅閘極813_2[1]和第三多晶硅閘極813_3[1]相距第一距離。另外，第ニ多晶硅閘極813-2 [I]和第三多晶硅閘極813-3 [I]兩者和第一多晶硅閘極813-1相距第ニ距離。第四多晶硅閘極813-2[2]和第五多晶硅閘極813-3[2]相距第一距離。第四多晶硅閘極813-2[2]和第二多晶硅閘極813-2[1]相距第三距離。第五多晶硅閘極813_3[2]和第三多晶硅閘極813-3[1]相距第三距離。第三距離可和第二距離相同。第一距離的大小是適合在第二多晶娃閘極813_2[1]和第二多晶娃閘極813-3[I]之間、第四多晶娃閘極813-2[2]和第五多晶娃閘極813-3[2]之間、第六多晶娃閘極813_2[N]和第七多晶娃閘極813-3 [N]之間形成自對準氮化層814 [I]、814 [2]、…及814 [N]。第二距離的大小則是不適合在第一多晶娃閘極813-1和第二多晶娃閘極813-2 [I]、第二多晶娃閘極813-3 [I]之間 形成自對準氮化層。第三距離的大小則是不適合在第二多晶硅閘極813-2[1]和第四多晶硅閘極813-2[2]之間、第三多晶硅閘極813-3[1]和第五多晶硅閘極813-3[2]之間形成自對準氮化層。例如，在90奈米/65奈米的制程中，第二多晶硅閘極813-2[1]相距第三多晶硅閘極813-3 [I]在20奈米到200奈米的范圍，因此可允許電荷儲存層814 [I](例如自對準氮化層)形成在第二多晶硅閘極813-2[1]和第三多晶硅閘極813-3[1]之間。接觸插塞816-1形成在第一 N+擴散區(qū)811-1之上的主動區(qū)815，以及接觸插塞816-2形成在第四N+擴散區(qū)811-4之上的主動區(qū)815。接觸插塞816-1和接觸插塞816-2是用以將施加在接觸插塞816-1、816-2的電壓信號對第一 N+擴散區(qū)811-1和第四N+擴散區(qū)811-4充電。在圖12所提及的內(nèi)存數(shù)組架構(gòu)是與非門形式數(shù)組架構(gòu)。或非門形式數(shù)組包括多個內(nèi)存単元，其中每ー個內(nèi)存單元的架構(gòu)可如同內(nèi)存單元300，因此不再贅述或非門形式數(shù)組的原理。綜上所述，如圖4至圖11所示，本發(fā)明所提供的記憶單元是具有可一次編程功能和可多次編程功能。亦即可利用施加在位線、字符線和編程在線的不同電壓輕易地實現(xiàn)記憶單元的可一次編程功能和可多次編程功能。如此，相較于現(xiàn)有技木，記憶單元不僅具有較現(xiàn)有技術(shù)佳的效能，亦具有較現(xiàn)有技術(shù)簡單的架構(gòu)以實現(xiàn)可一次編程功能和可多次編程功倉^:。以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.ー種具有雙功能的非揮發(fā)性半導(dǎo)體記憶單元，包括 第一導(dǎo)電類型的基底，包括主動區(qū)； 該非揮發(fā)性半導(dǎo)體記憶單元的特征在于還包括 第一閘極，該第一閘極的全部形成于該主動區(qū)之上，用以接收選擇閘極電壓； 第二閘極，該第二閘極的部分形成于該主動區(qū)上，且位于該第一閘極的 第一邊，用以接收第一電壓和第二電壓，其中該第一閘極和該第二閘極相距第一距離，該第一電壓是有關(guān)于該雙功能中的可一次編程功能，以及該第二電壓是有關(guān)于該雙功能中的可多次編程功倉泛; 第三閘極，該第三閘極的部分形成于該主動區(qū)上，且位于該第一閘極的第一邊，用以接收該第一電壓和該第二電壓，其中該第一閘極和該第三閘極相距該第一距離，以及該第二閘極和該第三閘極相距第二距離； 電荷儲存層，形成于該主動區(qū)的表面之上，且填充于該第二閘極和該第三閘極之間； 第一擴散區(qū)，形成于該表面之上，且位于該第一閘極的第二邊，其中該第一閘極的第一邊的是相對于該第一閘極的第二邊，其中該第一擴散區(qū)的電性是為和該第一導(dǎo)電類型相反的第二導(dǎo)電類型，且該第一擴散區(qū)是用以接收和該可一次編程功能有關(guān)的第三電壓以及和該可多次編程功能有關(guān)的第四電壓； 第二擴散區(qū)，形成于該表面之上，且位于該第二閘極的第一邊，其中該第二閘極的第一邊是相對于該第一閘極的第一邊，其中該第二擴散區(qū)的電性是為和該第一導(dǎo)電類型相反的該第二導(dǎo)電類型，且該第二擴散區(qū)是用以接收和該可多次編程功能有關(guān)的第五電壓；及 第三擴散區(qū)，形成于該表面且介于該第一閘極和該第二閘扱/第三閘極之間，其中該第三擴散區(qū)的電性是為和該第一導(dǎo)電類型相反的該第二導(dǎo)電類型。
2.如權(quán)利要求I所述的非揮發(fā)性半導(dǎo)體記憶單元，其特征在于，在該可一次編程功能的編程模式中，該第一電壓是用以擊穿在該第二閘極和該第三閘極之下的氧化層，該選擇閘極電壓是為該第一電壓的一半，以及該第三電壓是等于地電壓。
3.如權(quán)利要求I所述的非揮發(fā)性半導(dǎo)體記憶單元，其特征在于，在該可一次編程功能的讀取模式中，該第一電壓是等于該選擇閘極電壓，以及該第三電壓是等于地電壓。
4.如權(quán)利要求I所述的非揮發(fā)性半導(dǎo)體記憶單元，其特征在于，在該可多次編程功能的編程模式中，該第二電壓是高于0V，該選擇閘極電壓是高于0V，該第四電壓是等于0V，以及該第五電壓是高于0V。
5.如權(quán)利要求I所述的非揮發(fā)性半導(dǎo)體記憶單元，其特征在于，在該可多次編程功能的抹除模式中，該第二電壓是低于0V，該選擇閘極電壓是等于0V，該第一擴散區(qū)是浮接，以及該第五電壓是高于0V。
6.如權(quán)利要求I所述的非揮發(fā)性半導(dǎo)體記憶單元，其特征在于，該第一距離和該第二距離是適合讓該電荷儲存層在一個范圍內(nèi)自對準。
7.如權(quán)利要求6所述的非揮發(fā)性半導(dǎo)體記憶單元，其特征在干，該范圍是介于20奈米及200奈米之間。
全文摘要
本發(fā)明公開了一種具有雙功能的非揮發(fā)性半導(dǎo)體記憶單元。該非揮發(fā)性半導(dǎo)體記憶單元包括基底、第一閘極、第二閘極、第三閘極、電荷儲存層、第一擴散區(qū)、第二擴散區(qū)和第三擴散區(qū)。該第二閘極和該第三閘極是用以接收有關(guān)于該雙功能中的可一次編程功能的第一電壓和有關(guān)于該雙功能中的可多次編程功能的第二電壓。該第一擴散區(qū)是用以接收有關(guān)于該可一次編程功能的第三電壓和編程功能有關(guān)于該可多次編程功能的第四電壓。該第二擴散區(qū)是用以接收有關(guān)于該可多次編程功能的第五電壓。因此，相較于現(xiàn)有技術(shù)，該非揮發(fā)性半導(dǎo)體記憶單元不僅具有較現(xiàn)有技術(shù)佳的效能，亦具有較現(xiàn)有技術(shù)簡單的架構(gòu)以實現(xiàn)該可一次編程功能和該可多次編程功能。
文檔編號G11C16/06GK102856325SQ20121010031
公開日2013年1月2日 申請日期2012年4月5日 優(yōu)先權(quán)日2011年6月29日
發(fā)明者盧皓彥, 陳信銘, 楊青松 申請人:力旺電子股份有限公司