專利名稱：一種dram源同步的測試方法及其測試電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種DRAM源同步的測試方法及其測試電路。
背景技術(shù)：
在高速DRAM(動態(tài)隨機(jī)存儲器)接口中，DQS(數(shù)據(jù)選通)信號與DQ(數(shù)據(jù))信號一起使用(每4或8個DQ配合1對DQS)。在讀操作時，DRAM生成DQS和DQ信號。內(nèi)存控制器接收DQS信號，并用DQS信號鎖存DQ (這種方式被稱為源同步選通)。為了保證能正常工作，明確規(guī)定了 DQS與DQ的時間關(guān)系(參數(shù)tDQSQ，tQH)。在內(nèi)存生產(chǎn)測試中，必須檢測這些參數(shù)并與產(chǎn)品規(guī)范作比較。由于接收信號延時等原因，測試機(jī)臺無法使用一個輸入信號作為選通信號去鎖存其他接收到的信號。只能用基于測試機(jī)臺時鐘信號的選通信號去分別鎖存DQS信號與DQ信號。這種限制使得測試機(jī)臺不能重現(xiàn)DRAM的真正工作情形，進(jìn)而tDQSQ和tQH的測量也不準(zhǔn)確。目前市售的測試系統(tǒng)都是使用替代方法以減少不能夠使用DRAM輸出信號作為選通信號所帶來的限制。愛德萬5501測試系統(tǒng)(Advantest T5501)使用選通組。用一組獨(dú)立的鎖存信號來存儲輸入信號在細(xì)微時刻間隔上的狀態(tài)(例如時間間隔為50ps)。選通組被分別用于DQS 信號和DQ信號。但選通組依舊是基于測試機(jī)臺時鐘信號的。通過這一組選通信號可以檢測DQ信號的翻轉(zhuǎn)位置，同樣也可以檢測出相應(yīng)周期 DQS信號的翻轉(zhuǎn)位置。通過這兩個結(jié)果可以計(jì)算出每個周期相應(yīng)的參數(shù)tDQSQ和tQH。此種測量方法的精度受限于這組選通信號間的間隔。同時這組選通信號需要覆蓋 DQS和DQ信號的翻轉(zhuǎn)位置。由于抖動的存在，DQS和DQ信號相對于測試機(jī)臺時鐘信號(CLK) 的位置時刻都在變化，而DQS和DQ之間的位置變化相對較小。測試機(jī)臺是工作在CLK域的， 所以選通組需要覆蓋整個DQS或DQ相對于CLK可能的抖動區(qū)域。否則無法檢測出DQS和 DQ信號的翻轉(zhuǎn)位置。為了獲得較高的測量精度需要以很高的密度放置選通信號，另一方面需要有較寬的范圍去覆蓋可能的抖動區(qū)域。兩者結(jié)合就要求每個選通組要有大量的選通信號。這個要求使得整個測試系統(tǒng)非常復(fù)雜、昂貴?；萑鸾軻93000測試系統(tǒng)使用另一種軟件算法來得到tDQSQ和tQH。測試機(jī)臺用單一的選通信號測量DQS和DQ信號，選通信號是基于測試機(jī)臺時鐘信號的。DQS的選通信號與DQ的選通信號之間間隔某個tDQSQ或tQH值。然后保持選通信號之間間隔不變同步的改變選通信號相對于測試機(jī)臺時鐘信號的位置。記錄每個測試周期內(nèi)每次移動選通信號的測試結(jié)果。在后處理中，同一周期內(nèi)只要有一次測試結(jié)果合格，就認(rèn)為該周期的測試結(jié)果為合格(消除抖動帶來的影響)。這種方法帶來了若干問題。首先是由于掃描測試的引入使得測試時間顯著增加； 其次因?yàn)槊總€周期每次移動的測量結(jié)果均需要儲存，由于存儲空間的限制只能測量部分測試周期。最重要的是最終給出的結(jié)果過于優(yōu)化。由于只要有一次合格就認(rèn)為測試結(jié)果為合格，其他的不合格有可能是因?yàn)镈QS/DQ相對于CLK的抖動造成的，也有可能是設(shè)置的參數(shù) tDQSQ或tQH不滿足造成的。極端情況下，除了一次偶發(fā)性的合格其他均為參數(shù)不滿足所造成的不合格，最終結(jié)果依舊會認(rèn)為是合格。

發(fā)明內(nèi)容
本發(fā)明旨在提供一種DRAM源同步的測試方法及其測試電路，以解決背景技術(shù)測試方式復(fù)雜、可靠性不高的技術(shù)問題。本發(fā)明的技術(shù)方案如下一種DRAM源同步的測試方法，包括以下步驟(1)將DRAM設(shè)置為測試模式，使讀路徑和寫路徑被同時激活；(2)在讀路徑中，時鐘信號驅(qū)動數(shù)據(jù)由FIFO輸出至DQ管腳，并驅(qū)動DQS管腳發(fā)出選通信號；(3)步驟(2) DQ管腳接收的數(shù)據(jù)和DQS管腳發(fā)出的選通信號直接轉(zhuǎn)回寫路徑；DQS 信號選通DQ管腳將數(shù)據(jù)寫入；(4)DQ管腳寫入的數(shù)據(jù)經(jīng)鎖存后與步驟O)由FIFO輸出至DQ管腳的原數(shù)據(jù)進(jìn)行比較，判斷由該DQ管腳寫入的數(shù)據(jù)是否正確，即判斷出該DQ管腳是否合格，得到測試結(jié)果；在上述步驟⑵讀路徑或步驟(3)寫路徑中對DQ管腳與DQS管腳之間進(jìn)行延時設(shè)置。上述延時設(shè)置是對驅(qū)動DQS管腳的時鐘信號設(shè)置時鐘延時，使DQS沿相對于DQ沿移動；或者是對DQS管腳發(fā)出的選通信號設(shè)置時鐘延時，使DQ管腳延時接收DQS管腳發(fā)出的選通信號。上述步驟中將兩個數(shù)據(jù)進(jìn)行比較后，可以通過鎖存電路輸出狀態(tài)信息，即若兩個數(shù)據(jù)不同，則鎖存電路置位，表明該DQ管腳不合格。若想求得各個DQ管腳與DQS管腳之間確切的時間關(guān)系，可以通過調(diào)節(jié)時鐘延時時間，多次掃描，進(jìn)而求得該DRAM芯片的DQS與DQ的時間參數(shù)。本發(fā)明還提供一種設(shè)置于DRAM芯片內(nèi)部的源同步測試電路，包括對應(yīng)于每個DQ 管腳單獨(dú)設(shè)置的FIFO、數(shù)據(jù)鎖存器、比較模塊和狀態(tài)信息鎖存器；該源同步測試電路的讀路徑和寫路徑同時處于激活狀態(tài)，讀路徑或?qū)懧窂缴显O(shè)置有可調(diào)延時單元；在讀路徑上，時鐘信號單元輸出端分別與DQ管腳驅(qū)動端和DQS管腳連接，F(xiàn)IFO的輸出端與相應(yīng)的DQ管腳數(shù)據(jù)端連接；在寫路徑上，DQ管腳數(shù)據(jù)端和DQS管腳與相應(yīng)的數(shù)據(jù)鎖存器連接，數(shù)據(jù)鎖存器的輸出端和FIFO的輸出端連接至比較模塊(以與FIFO在該時鐘周期內(nèi)輸出至DQ管腳的原數(shù)據(jù)進(jìn)行比較)，比較模塊輸出端連接至狀態(tài)信息鎖存器以輸出測試結(jié)果。上述可調(diào)延時單元設(shè)置于時鐘信號輸出端與DQS管腳之間或者設(shè)置于DQS選通路徑上。也可考慮在每個DQ管腳或DQS管腳內(nèi)均單獨(dú)設(shè)置可調(diào)延時單元。本發(fā)明具有以下優(yōu)點(diǎn)1、測試操作簡便，精度、可靠性較好。2、能夠有效重構(gòu)出測試機(jī)臺無法實(shí)現(xiàn)的源同步測試功能。在產(chǎn)品測試中該電路被激活，它將記錄任何違反tDQSQ和tQH規(guī)范的現(xiàn)象。結(jié)果可以通過測試模式接口讀出并用于之后的后處理或決策。


圖1為讀路徑示意圖(虛線代表寫路徑)；圖2為寫路徑示意圖(虛線代表讀路徑)；圖3為本發(fā)明結(jié)構(gòu)原理圖；圖4為本發(fā)明中時間參數(shù)tDQSQ和tQH的定義。
具體實(shí)施例方式本發(fā)明在DRAM內(nèi)部提供一個附加的測試電路，這個電路可以有效的重構(gòu)出測試機(jī)臺無法實(shí)現(xiàn)的源同步測試功能。在產(chǎn)品測試中該電路被激活，它將記錄任何違反tDQSQ 和tQH規(guī)范的現(xiàn)象。結(jié)果可以通過測試模式接口讀出并用于之后的后處理或決策。本發(fā)明是一個集成在DRAM內(nèi)部可以精確測量源同步時間參數(shù)的電路，單次運(yùn)行就可測試出參數(shù)是否符合規(guī)范標(biāo)準(zhǔn)。該測試電路被激活時，同時打開DQ管腳和DQS管腳的驅(qū)動電路及接收電路。該測試電路包含可調(diào)延時單元，可以相對于DQ沿移動DQS沿，該可調(diào)延時單元位于DQS管腳驅(qū)動電路之前；可調(diào)延時單元也可放置在DQS管腳接收電路之后， DQ管腳延時接收DQS信號?！皩R+比較”模塊在每個DQ管腳相應(yīng)的FIFO旁，存儲輸出到DQ管腳的數(shù)據(jù)，并與接收到數(shù)據(jù)相比較來判斷接收數(shù)據(jù)是否正確?！皩R+比較”模塊也可以處于DRAM內(nèi)部數(shù)據(jù)路徑的其他任意位置。也可聯(lián)合起來比較多個DQ管腳的數(shù)據(jù)。并可能復(fù)用已內(nèi)建的測試比較電路?！皩R+比較”模塊輸出結(jié)果至鎖存電路(狀態(tài)信息鎖存器)，用于記錄“對齊+比較”產(chǎn)生的失效信息。存儲的信息可以通過測試接口讀出。鎖存電路可以通過測試接口復(fù)位。每次開始測試時，同時激活讀路徑和寫路徑，復(fù)位鎖存電路，調(diào)整時鐘延時至規(guī)范標(biāo)準(zhǔn)值，運(yùn)行測試程序，讀出狀態(tài)信息鎖存器存儲的信息，以判定相應(yīng)參數(shù)是否符合規(guī)范要求?？蛇M(jìn)行多次掃描測試，改變可調(diào)延時單元的延時時間，重復(fù)前一時鐘周期的測試流程，可以測得被測參數(shù)的具體數(shù)值(通過——失敗邊界)。圖1展示的是DRAM普通讀路徑的框圖以及相應(yīng)的源同步時間參數(shù)定義。測試機(jī)臺或者內(nèi)存控制器提供的時鐘信號驅(qū)動數(shù)據(jù)由FIFO(先入先出緩存器)輸出到DQ管腳。數(shù)據(jù)與時鐘信號沿對齊。時鐘信號由DQS管腳輸出。DQS信號在內(nèi)存控制器端作為數(shù)據(jù)的選通信號，因此DQS和DQ之間的時間關(guān)系是很重要的。為此定義了參數(shù)tDQSQ和tQH。圖2展示的是DRAM普通的寫路徑。DQS和DQ作為輸入管教。DQS管腳接收由內(nèi)存控制器發(fā)出的選通信號作為時鐘信號用于DQ管腳，選通DQ管腳接收到的輸入信號(源同步選通)。內(nèi)存控制器發(fā)出的數(shù)據(jù)選通信號的邊沿與數(shù)據(jù)信號數(shù)據(jù)眼圖的中點(diǎn)對齊，因此不需要延時可以直接用來選通數(shù)據(jù)信號。
圖3是本發(fā)明的一種實(shí)現(xiàn)。在DRAM內(nèi)部設(shè)置一個特殊的測試模式。當(dāng)該測試模式被激活，讀路徑與寫路徑被同時激活。在讀操作時DQS和DQ數(shù)據(jù)由芯片內(nèi)部輸出到相應(yīng)管腳。由于寫路徑也處于激活狀態(tài)，輸出數(shù)據(jù)再次接收，輸入的DQS信號可以用來選通數(shù)據(jù)。在CLK路徑中加入一個可調(diào)的延時單元，可以調(diào)整DQS和DQ時間上的距離(通過改變延時可以使DQS邊沿通過DQ數(shù)據(jù)眼圖(data-eye))。對于tDQSQ測量，延時設(shè)置為規(guī)范允許的最大值。意味著在一般操作中如果DQ和DQS完全對齊，DQS現(xiàn)在被延時了 tDQSQ 時間，數(shù)據(jù)可以被正確鎖存。如果在某種情況下，DQ數(shù)據(jù)被延時超過tDQSQ時間輸出，選通出現(xiàn)在數(shù)據(jù)正在翻轉(zhuǎn)的時刻，錯誤的數(shù)據(jù)將有可能被鎖存。接收到的數(shù)據(jù)鎖存后送到“對齊比較”模塊。該模塊只在源同步測試功能被激活時工作。該模塊功能是存儲輸出數(shù)據(jù)并與之后得到的接收數(shù)據(jù)作比較。如果兩數(shù)據(jù)相同不做任何動作，如果不同，意味著DQS選通信號延時設(shè)置不合適，錯誤數(shù)據(jù)被鎖存。此時將置位一個失效鎖存器。該失效鎖存器可以在測試程序開始時或者通過測試模式接口復(fù)位。測試程序結(jié)束時讀出鎖存器內(nèi)容，如果鎖存器被置位則說明在測試過程中被測時間參數(shù)不符合規(guī)范要求。為每個數(shù)據(jù)管腳設(shè)置一個失效鎖存器，可以辨別出具體是哪個管腳不合格。將延時單元設(shè)置為不同的值，重復(fù)測試流程進(jìn)行掃描測試，可以得到tDQSQ的確切值。將延時單元設(shè)置為規(guī)范允許值，運(yùn)行測試一次則可以檢測被測參數(shù)是否符合規(guī)范要求。該測量方法的精度受限于接收路徑。本方法的接收路徑也就是一般寫路徑。所以潛在的不準(zhǔn)確性可以通過測量輸入時間參數(shù)檢測出，并可以以此來補(bǔ)償最終測量的輸出參數(shù)。具體可以先期測量每個DQ，DQS管腳寫路徑時間參數(shù)，用于后期數(shù)據(jù)處理時補(bǔ)償寫路徑非理想設(shè)計(jì)所帶來的誤差。
權(quán)利要求
1.一種DRAM源同步的測試方法，包括以下步驟(1)將DRAM設(shè)置為測試模式，使讀路徑和寫路徑被同時激活；(2)在讀路徑中，時鐘信號驅(qū)動數(shù)據(jù)由FIFO輸出至DQ管腳，并驅(qū)動DQS管腳發(fā)出選通信號；(3)步驟(2)DQ管腳接收的數(shù)據(jù)和DQS管腳發(fā)出的選通信號直接轉(zhuǎn)回寫路徑；DQS信號選通DQ管腳將數(shù)據(jù)寫入；(4)DQ管腳寫入的數(shù)據(jù)經(jīng)鎖存后與步驟O)由FIFO輸出至DQ管腳的原數(shù)據(jù)進(jìn)行比較， 判斷由該DQ管腳寫入的數(shù)據(jù)是否正確，即判斷出該DQ管腳是否合格，得到測試結(jié)果；在上述步驟( 讀路徑或步驟C3)寫路徑中對DQ管腳與DQS管腳之間進(jìn)行延時設(shè)置。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于所述延時設(shè)置是對驅(qū)動DQS管腳的時鐘信號設(shè)置時鐘延時，使DQS沿相對于DQ沿移動；或者是對DQS管腳發(fā)出的選通信號設(shè)置時鐘延時，使DQ管腳延時接收DQS管腳發(fā)出的選通信號。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于步驟中將兩個數(shù)據(jù)進(jìn)行比較后，通過鎖存電路輸出狀態(tài)信息，即若兩個數(shù)據(jù)不同， 則鎖存電路置位，表明該DQ管腳不合格。
4.根據(jù)權(quán)利要求3所述的方法，其特征在于通過調(diào)節(jié)時鐘延時時間，多次掃描，進(jìn)而求得該DRAM芯片的DQS與DQ的時間參數(shù)。
5.設(shè)置于DRAM芯片內(nèi)部的源同步測試電路，其特征在于包括對應(yīng)于每個DQ管腳單獨(dú)設(shè)置的FIFO、數(shù)據(jù)鎖存器、比較模塊和狀態(tài)信息鎖存器；該源同步測試電路的讀路徑和寫路徑同時處于激活狀態(tài)，讀路徑或?qū)懧窂缴显O(shè)置有可調(diào)延時單元；在讀路徑上，時鐘信號單元輸出端分別與DQ管腳驅(qū)動端和DQS管腳連接，F(xiàn)IFO的輸出端與相應(yīng)的DQ管腳數(shù)據(jù)端連接；在寫路徑上，DQ管腳數(shù)據(jù)端和DQS管腳與相應(yīng)的數(shù)據(jù)鎖存器連接，數(shù)據(jù)鎖存器的輸出端和所述FIFO的輸出端連接至比較模塊，比較模塊輸出端連接至狀態(tài)信息鎖存器以輸出測試結(jié)果。
6.根據(jù)權(quán)利要求5所述的源同步測試電路，其特征在于所述可調(diào)延時單元設(shè)置于時鐘信號輸出端與DQS管腳之間或者設(shè)置于DQS選通路徑上。
7.根據(jù)權(quán)利要求5所述的源同步測試電路，其特征在于在每個DQ管腳或DQS管腳內(nèi)均單獨(dú)設(shè)置有可調(diào)延時單元。
全文摘要
本發(fā)明提供了一種DRAM源同步的測試方法及其測試電路，解決了現(xiàn)有技術(shù)測試方式復(fù)雜、可靠性不高的技術(shù)問題。本發(fā)明是一個集成在DRAM內(nèi)部可以精確測量源同步時間參數(shù)的電路，單次運(yùn)行就可測試出參數(shù)是否符合規(guī)范標(biāo)準(zhǔn)。該測試電路被激活時，同時打開DQ管腳和DQS管腳的驅(qū)動電路及接收電路。該測試電路包含可調(diào)延時單元，可以相對于DQ沿移動DQS沿，該可調(diào)延時單元位于DQS管腳驅(qū)動電路之前；可調(diào)延時單元也可放置在DQS管腳接收電路之后，DQ管腳延時接收DQS信號。本發(fā)明能夠有效重構(gòu)出測試機(jī)臺無法實(shí)現(xiàn)的源同步測試功能；測試操作簡便，精度、可靠性較好。
文檔編號G11C29/56GK102332309SQ20111020179
公開日2012年1月25日 申請日期2011年7月19日 優(yōu)先權(quán)日2011年7月19日
發(fā)明者李進(jìn), 郝福亨 申請人:山東華芯半導(dǎo)體有限公司