專利名稱：具有兩個獨立控制電壓泵的存儲器架構(gòu)的制作方法
技術(shù)領(lǐng)域：
本申請案系關(guān)于存儲器架構(gòu)，更特定地來說，關(guān)于包括非易失性(NV)存儲器單元 的存儲器架構(gòu)。
背景技術(shù)：
下列說明與范例僅給定作為背景知識?？删幊谭且资源鎯ζ?NVM)使用在許多應(yīng)用中，因為他們保留了經(jīng)儲存的資 訊，即便當(dāng)電力已經(jīng)從存儲器中移除。有許多不同型式的可編程非易失性存儲器，包括但不 限于可編程只讀存儲器(PR0M)、電氣可抹除ROM(EEPROM)與快閃存儲器。該等存儲器型 式具有電荷儲存的多種方法，該等方法包括但不限于將電荷放置在浮動?xùn)艠O或硅-氧化 物-氮化物-氧化物-硅(SONOS)儲存材料或節(jié)點上。與其他型式的存儲器類似的是，可 編程NVM通常建構(gòu)為以列與行配置的位元單元陣列。每一個位元單元可以包括一或兩個電 晶體(也就是IT或2T單元)。在程式化期間，電荷注入該電晶體其中之一的儲存節(jié)點。該 注入電荷保存在儲存節(jié)點，直到位元單元被抹除?？扉W存儲器是一種型式的非易失性存儲器，使用浮動?xùn)艠O位元單元構(gòu)造。該位元 單元包括至少一個電晶體(也就是浮動?xùn)艠O電晶體)，該電晶體具有控制柵極與浮動?xùn)艠O。 該控制柵極用來適當(dāng)?shù)仄珘涸撾娋w以用于讀取、程式化與抹除，而浮動?xùn)艠O用來作為位 元單元的儲存節(jié)點。該浮動?xùn)艠O配置在電晶體的通道與控制柵極之間。該浮動?xùn)艠O典型 地由薄穿隧氧化物與通道分離，且由氧化物_氮化物_氧化物(ONO)介電層與控制柵極分 離。當(dāng)控制柵極適當(dāng)?shù)仄珘簳r，該位元單元經(jīng)由施加電荷到浮動?xùn)艠O來程式化，并藉由從浮 動?xùn)艠O移除電荷來加以抹除。在程式化模式期間，電荷從通道經(jīng)由穿隧氧化物被注入浮動 柵極。該注入的方法可以透過富雷-諾特海姆(Fowler-Nordheim)穿隧或通道熱電子注入 (CHEI)。抹除動作典型地由從通道到浮動?xùn)艠O之電荷的FN穿隧來達成。在近年來，對于SONOS的興趣增加，因為浮動?xùn)艠ONVM的可擴展性達到了它的極 限。挑戰(zhàn)之一來自于將浮動?xùn)艠O從周圍的層隔離。當(dāng)裝置的尺寸下降時，圍繞該柵極的絕 緣層也變小。這導(dǎo)致了在存儲器位元之間增加的電容性耦合與在絕緣層中的小「針孔」制 程缺陷的更大可能性，造成了放電路徑。來自于尺寸下降的第二個挑戰(zhàn)是用于形成穿隧的 電壓與正常電路操作電壓之間增加的不匹配。當(dāng)光學(xué)微影術(shù)變小，電路操作在比較低的電 壓以避免破壞，但是用來減少穿隧的電壓并沒有成比例下降。這使得將抹除與寫入電路整 合在存儲器裝置的其他部分變得更加困難。電壓的不匹配也增加了對具有每一寫入/抹除 周期的長期破壞的可能性，這是一種習(xí)知為「損耗」(wear out)的效應(yīng)。

發(fā)明內(nèi)容
下列存儲器架構(gòu)與方法的各種實施例說明并不意圖被視為限制隨附申請專利范 圍的標(biāo)的。根據(jù)一實施例，存儲器架構(gòu)可以包括具有非易失性存儲器單元的陣列與一對獨立 控制的電壓泵。該對電壓泵耦合以用于在程式化與抹除操作期間供應(yīng)正負偏壓給存儲器陣 列，如此一來正負偏壓之量的總和會施加跨越于經(jīng)存取存儲器單元的儲存節(jié)點上。


圖1是根據(jù)本發(fā)明一實施例描繪非易失性(NV)存儲器架構(gòu)的方塊圖；圖2A是描繪可以被包括在圖1的NV存儲器陣列中的IT SONOS存儲器單元的實 施例的電路概略圖；圖2B是描繪可以被包括在圖1的NV存儲器陣列中的2T SONOS存儲器單元的實 施例的電路概略圖；圖3是描繪包括在IT或2T SONOS存儲器單元內(nèi)的N型SONOS電晶體的實施例的 橫截面圖；圖4是根據(jù)一實施例描繪可以用于IT與2T SONOS存儲器單元的讀取、抹除與程 式化的偏壓電壓的表格；圖5是根據(jù)一實施例描繪包含2T存儲器單元的NV存儲器陣列可以被劃分成區(qū)塊 的一種方式的方塊圖；圖6是根據(jù)一實施例挑繪包含2T存儲器單元的NV存儲器陣列可以被劃分成區(qū)段 的一種方式的方塊圖；圖7是描繪可以被包括在圖1的NV存儲器陣列架構(gòu)中的BL電壓(VBL)產(chǎn)生器的 實施例的電路概略圖；圖8是描繪可以被包括在圖1的NV存儲器陣列架構(gòu)中的WL電壓(VWL)產(chǎn)生器的 實施例的電路概略圖；圖9是描繪可以被包括在圖1的NV存儲器陣列架構(gòu)中的感測放大器(SA)的實 施例的電路概略圖；描繪V_LIMIT產(chǎn)生器、在復(fù)制電路路徑中的被動元件與直接陣列存取 (DAA)的實施例的電路概略圖也顯示在圖9中以說明他們與SA的關(guān)系；圖10是根據(jù)一實施例描繪可以用來控制SA時間選擇的SA控制區(qū)塊的實施例的 方塊圖；圖11是根據(jù)一實施例詳細說明DAA電路的方塊圖；圖12顯示根據(jù)一實施例在可以調(diào)整的程式化前、抹除與程式化期間供應(yīng)至NV存 儲器陣列的高偏壓的量與持續(xù)時間；圖13是描繪根據(jù)一實施例可以被包括在圖1的NV存儲器陣列架構(gòu)中的邊界電壓 DAC (VDAC)的實施例的電路概略圖。主要元件符號說明圖 1Interface To Rest ofChip 連接到晶片剩余部分之介面
110 NV存儲器陣列120 HV 控制130 HV 列區(qū)塊
140 HV 行區(qū)塊150列解碼器160 HV 隔離210 輔助列230 SA 區(qū)塊240 IREF 產(chǎn)生器250 SA 控制260暫存器區(qū)塊270 選擇區(qū)塊280 V_LIMIT 產(chǎn)生器300測試模式介面310 邊界電壓DAC320 VPOS 泵330 VNEG 泵340泵控制350系統(tǒng)效能控制器360溫度感測器370模式控制380 BL電壓產(chǎn)生器SA Clocks SA 時脈Pump 泵ERS/PRG BUS ERS/PRG 匯流排圖 3Gate 柵極Drain 漏極Source 源極Channel 通道WELL 井區(qū)圖 4Read 讀取Erase 抹除Program 程式化(重復(fù)出現(xiàn)兩次)圖 52T SONOS Byte P-Well(Pff)2T SONOS位元組P井區(qū)(PW) (出現(xiàn)兩次)
130 HV列GWL閂鎖區(qū)塊140 Block control 區(qū)塊控制HV Page Latches for Block 用于區(qū)塊的 HV 頁閂鎖(出現(xiàn)兩次)150列解碼器160 HV隔離與VWL驅(qū)動器170-0 區(qū)塊0 P通道選定裝置180-0 區(qū)塊0 N通道選定裝置170-M區(qū)塊M P通道選定裝置180-M區(qū)塊M N通道選定裝置220-0 CMUX 與 BL/SL 短路區(qū)塊220-M CMUX 與 BL/SL 短路區(qū)塊230感測放大器區(qū)塊
圖 62T S0N0S Sector P-ffe11(SPff)2T S0N0S區(qū)段P井區(qū)(SPW)(出現(xiàn)兩次)130 HV WLs LATCH/DRIVER BLOCKHV WL閂鎖/驅(qū)動器區(qū)塊SECTOR CONTROL 區(qū)段控制(出現(xiàn)兩次)140 HV頁閂鎖區(qū)塊150列解碼器(出現(xiàn)兩次)160 HV隔離與VWL驅(qū)動器(出現(xiàn)兩次)190-0 區(qū)段0選定N通道裝置P井區(qū)(NPW)190-Y區(qū)段Y選定N通道裝置P井區(qū)(NPW)200-0區(qū)段0在陣列N井區(qū)上的選定P通道裝置(ANW)200-M區(qū)段Y在陣列N井區(qū)上的選定P通道裝置(ANW)220 CMUX與HV隔離(出現(xiàn)兩次)230感測放大器(出現(xiàn)兩次)290 DAA繞線(出現(xiàn)兩次)圖 7382 解碼器140 HV頁閂鎖(重復(fù)三次)Memory Array 存儲器陣列圖 8Row Decoder 列解碼器(出現(xiàn)四次)Memory Array 存儲器陣列圖 9SA 1st Stage SA 第一級SA 2nd Stage SA 第二級
DATALATCH 資料閂鎖圖 10SA Control block SA 控制區(qū)塊252第一 SA偏壓產(chǎn)生器254第二 SA偏壓產(chǎn)生器256 SA clock generator SA 時脈產(chǎn)生器Delay element 延遲部分SA Clocks SA 時脈240 2nd Current Generator 第二電流產(chǎn)生器1st Current Generator 第一電流產(chǎn)生器圖 11optional選擇性電路圖 12Pre-Program 預(yù)先程式化Erase 抹除Program 程式化
具體實施例方式在這里討論的實施例中，S0N0S系一種非易失性電荷捕捉之半導(dǎo)體存儲器技術(shù)，其 提供對單點故障(例如由「針孔」缺陷引起)的免疫性與較低的程式化電壓。相對于在傳 導(dǎo)柵極上儲存電荷的浮動?xùn)艠O裝置，S0N0S裝置在包括在介電層的堆迭內(nèi)之「電荷捕捉」層 中捕捉電荷。該介電堆迭(通常指稱為0N0堆迭)包括在通道之上的薄穿隧層(典型為氧 化物)、在穿隧層上的電荷捕捉層(典型為氮化物)與在電荷捕捉層與控制柵極之間的阻斷 層(典型為氧化物)。該S0N0S電晶體的電荷捕捉層用來作為位元單元的儲存節(jié)點。在氧 化物層中的陷阱捕捉從通道注入的電子并且維持電荷。這個儲存機制對「針孔」缺陷較不 敏感，因此可以健全地保留住資料。S0N0S電晶體系藉由在該控制柵極施加一適當(dāng)極性、量及持續(xù)時間的電壓來加以 程式化或抹除。正電壓造成電子從該通道穿隧至0N0堆迭的電荷捕獲層。經(jīng)捕捉的電荷造 成了在電晶體漏極與源極之間的能量阻障，提高了 S0N0S電晶體的臨界電壓(Vt)，導(dǎo)致資 料儲存在存儲器單元內(nèi)。負電壓從電荷捕捉層移除經(jīng)捕捉電荷以降低S0N0S電晶體的臨界電壓(Vt)及抹 除存儲器單元的內(nèi)容。一旦經(jīng)程式化或抹除，可以藉由施加標(biāo)稱電壓到字元與選定線的特 定組合來讀取S0N0S存儲器單元的內(nèi)容并且感測電流是否在對應(yīng)的位元線上流動。本發(fā)明揭露了一種存儲器架構(gòu)，在實施例中，該存儲器架構(gòu)控制了非易失性存儲 器單元程式化、抹除與讀取的方式。該非易失性存儲器架構(gòu)可以包括以使用S0N0S科技之 EEPR0M或快閃存儲器裝置施行的1T或2T存儲器單元。圖1是根據(jù)本發(fā)明一實施例描繪非易失性存儲器架構(gòu)(100)的方塊圖。如圖1所 示，該存儲器架構(gòu)一般可以包括可編程的非易失性存儲器單元的陣列(100)與用于控制非 易失性存儲器單元程式化、抹除與讀取方式的各種電路與元件。存儲器架構(gòu)的實施例將在這里使用已發(fā)展出來的S0N0S裝置加以說明，舉例來說，會根據(jù)Cypress半導(dǎo)體的130奈米 S0N0S制程技術(shù)加以說明。然而，本發(fā)明的其他實施例不會因此受限，而且可以包括根據(jù)任 何非易失性制程技術(shù)形成之本質(zhì)為任何型式的存儲器單元。非易失性存儲器陣列(110)包括多個以行與列配置的存儲器單元。每一存儲器可 以包括一個(1T)或二個(2T)電晶體。在圖2A中說明IT S0N0S存儲器單元的一個實施例。 顯示在圖2A中的該1T存儲器單元包括N型S0N0S電晶體，該電晶體具有柵極端、漏極端與 源極端(看圖3)。該S0N0S電晶體的柵極耦合以接收S0N0S字元線(WLS)電壓，該漏極耦 合以接收位元線(BL)電壓，及該源極耦合以接收源極線(SL)電壓。如圖3的橫截面圖中 所示，該S0N0S電晶體的基板或井區(qū)耦合以接收井區(qū)偏壓電壓(P-WELL)。用于讀取、抹除與 程式化1TS0N0S存儲器單元的例示性電壓顯示于圖4，并且在以下詳細討論。在圖2B中說明2T S0N0S存儲器單元，顯示在圖2B中的2T存儲器單元包括N型 S0N0S電晶體與N型被動元件(FNPASS)。如同以下更詳細說明的，該被動元件可以被納入 以最小化在讀取期間的漏電流。該S0N0S柵極耦合以接收S0N0S字元線(WLS)電壓，而該 漏極耦合以接收位元線(BL)電壓。該S0N0S電晶體的源極耦合至該FNPASS裝置的漏極。 該FNPASS裝置的柵極耦合以接收字元線(WL)電壓，而該源極耦合以接收來源線(SL)電 壓。該S0N0S裝置與FNPASS裝置分享共有的基板連結(jié)。類似于1T單元的是，會供應(yīng)井區(qū) 偏壓電壓(P-WELL)給該S0N0S裝置與FNPASS裝置以促進讀取、抹除與程式化操作。用于讀取、抹除與程式化2T S0N0S存儲器單元的例示性電壓顯示于圖4中，并且 在以下更詳細討論。圖3是說明N型S0N0S電晶體之實施例的橫截面圖。雖然在圖式中顯示的是N型 裝置，在這里說明的存儲器架構(gòu)并不因此受限，而且在其他實施例中也可以包括P型裝置， 習(xí)于此技術(shù)者將可以了解到存儲器架構(gòu)可以如何修改以容納這一類的裝置。如圖3所示，該S0N0S電晶體的柵極藉由介電層的堆迭從該通道分離開來。該介 電堆迭(通常指稱為「0N0堆迭」)包括在通道之上的薄穿隧層(典型為氧化物)、在穿隧層 上的電荷捕捉層(典型為氮化物)與在電荷捕捉層與柵極之間的阻擋層(典型為氧化物)。 該S0N0S電晶體的電荷捕捉層是顯示在圖2A與圖2B中1T與2T之存儲器單元的儲存節(jié)點。 如同以下所述，該電荷捕捉層可以被「充電」以變更S0N0S電晶體的臨界電壓(Vt)并改變 儲存在1T或2T存儲器單元內(nèi)位元的值(例如改變至「0」或「1」)。該臨界電壓(Vt)被定 義成流經(jīng)S0N0S電晶體之電流的臨界柵極-源極電壓。根據(jù)本發(fā)明，一 S0N0S電晶體可以藉由在該S0N0S電晶體的柵極端與該源極/漏極/基板端之間施加一適當(dāng)極性、量值及持續(xù)時間的電壓來 加以程式化或抹除。該電壓被指稱為柵極至通道電壓。舉例來說，S0N0S存儲器單元可以 藉由升高S0N0S電晶體的柵極至通道電壓到很高的正值(典型為8伏特與12伏特之間) 來程式化。這導(dǎo)致電子從通道穿隧到0N0堆迭，然后電子在電荷捕捉氮化物層被捕捉。該 經(jīng)捕捉電荷產(chǎn)生了在電晶體漏極和源極之間的能量阻障，升高了 S0N0S電晶體的臨界電壓 (Vt)。在一個實施例中，可以藉由升高經(jīng)程式化之S0N0S電晶體的臨界電壓到一個大致上 正的(或是是稍微負的)Vt而將「1」位元儲存在存儲器單元中。在氮化物層被捕捉的電子 可以藉由施加負柵極至通道電壓(典型為_8伏特到-12伏特)給該S0N0S電晶體來加以 移除，因此降低了 S0N0S電晶體的臨界電壓并抹除存儲器單元的內(nèi)容。在一個實施例，一個具有大致上為負之Vt的經(jīng)抹除S0N0S電晶體可以用來將「0」儲存在存儲器單元內(nèi)。一旦 經(jīng)程式化或抹除，S0N0S存儲器單元的內(nèi)容物可以由施加標(biāo)稱電壓到字元、位元與來源線的 特定組合來讀取，并且感測電流是否在對應(yīng)的位元線上流動。一個用于讀取、抹除與程式化1T與2T S0N0S存儲器單元的例示性偏壓電壓方案 顯示于圖4。一些顯示在圖4中的偏壓電壓包括兩個由斜線(/)分隔開來的項目。假如兩 個項目被包括，該第一個項目對應(yīng)至「選定偏壓」而該第二個項目對應(yīng)至「反選定偏壓」。在 一些實施例中，該非易失性存儲器陣列(110)可以被劃分成多個「區(qū)塊」及或多個「區(qū)段」。 區(qū)塊架構(gòu)與區(qū)段架構(gòu)提供在圖5與圖6中，并且在以下會更詳細地討論。但是顯示在圖5 與圖6中的區(qū)塊架構(gòu)與區(qū)段架構(gòu)可能不能使用在本發(fā)明的所有實施例中。在一個實施例中，在所使用的區(qū)塊或區(qū)段架構(gòu)中，顯示在圖4的選定與反選定偏 壓可以施加在賦能區(qū)塊或區(qū)段中。在一個實施例中，去能的區(qū)塊或區(qū)段也可以接收反選定 訊號(典型為0伏特)，而排除在2T單元區(qū)塊架構(gòu)中的WL (因為WL跨越多個區(qū)塊，假如WL 連接至賦能區(qū)塊中的經(jīng)存取存儲器單元，它可能不會被去能)。假如存儲器陣列沒有劃分 成區(qū)塊或區(qū)段，顯示在圖4中的選定與反選定偏壓也可以施加到整個存儲器陣列。顯示在 圖4中的一些偏壓電壓以星號(*)注記。該等偏壓電壓為例示性的，而且可能在本發(fā)明的 其他實施例中變動。舉例來說，在程式化與抹除期間，該SL可以是浮動的，而不是短路連接 至lj BL0如圖4所示，可以藉由施加偏壓(VLIM)給位元線(BL)來讀取1T與2TS0N0S存儲 器單元，而將選定存儲器單元的來源線(SL)與S0N0S字元(WLS)接地。該選定2T單元的 字元線(WL)也可以在讀取操作時接收合適的偏壓。這使得電流視S0N0S裝置的臨界電壓 (Vt)而定而在位元線上流動(或不流動)。如同在以下更詳細說明的，位元線電流可以藉 由感測放大器(230，圖1)來感測或「讀取」。在一個實施例中，一個接近零的電流值可以代 表「1」位元的存在，而一個大致上更高的電流值可以代表在選定單元中「0」位元的存在。在 本發(fā)明替代性的實施例中，也可能是相反的狀況。如圖4所示，在讀取期間施加至選定BL的該偏壓(VLIM)被限定以避免干擾在相 同BL上的其他單元。在一個實施例中，大約1.2伏特的VLIM可以由V_LIMIT產(chǎn)生器(280， 圖1)提供。V_LIMIT產(chǎn)生器的實施例在以下會參考圖9更詳細地說明。如圖4所示，電力 供應(yīng)電壓(VPWR)經(jīng)供應(yīng)至選定2T單元的WL以在讀取操作期間啟動通道FNPASS裝置。在 其他實施例中，可以藉由供應(yīng)在電力供應(yīng)位準(zhǔn)之上的經(jīng)泵處理之偏壓到選定2T單元的WL 來增加讀取電流。但要注意的是，顯示在圖4中與在這里討論的讀取偏壓電壓是例示性的， 而不應(yīng)被認為限制本發(fā)明。在一些實施例中，選定/反選定偏壓(例如1.2伏特/0伏特)可以施加至1T與 2T存儲器單元的BL與連接至在2T單元內(nèi)的被動元件(FNPASS)的字元線(WL)。一個選定 /反選定偏壓(例如0伏特/-2伏特)也可以施加至1T單元的WLS線以在讀取期間選定/ 反選定該等單元。該選定/反選定偏壓也可以用在1T單元的WLS線上，因為它不具有被動 裝置。如圖4所示，該供應(yīng)至P井的讀取偏壓對1T與2T單元來說可以是不同的。在一個 實施例中，可以施加0伏特至2T單元的基板。然而，也可以施加一個稍負偏壓(例如_2伏 特)至1T單元的基板。施加至P井的負偏壓導(dǎo)致了用于反選定存儲器單元的0伏時柵極 至通道電壓。但要注意的是，在這里提供的讀取偏壓電壓是例示性的，在本發(fā)明的其他實施例中可能變動。如圖4所示，IT S0N0S存儲器單元也可以藉由施加負電壓(VNEG)給目標(biāo)或「選定」 存儲器單元的S0N0S字元線(WLS)及施加正電壓(VP0S)給目標(biāo)或「選定」存儲器單元的位 元線(BL)、來源線(SL)與基板(P井)來加以抹除。在賦能區(qū)塊或區(qū)段內(nèi)的非選定存儲器 單元的S0N0S字元線(WLS)以VP0S偏壓以避免抹除在非選定列上的存儲器單元。一個近似的偏壓方案顯示在圖4中，用于抹除2T S0N0S存儲器單元。然而，該2T 方案與1T方案不同之處在于藉由施加選定/反選定偏壓到連接至在2T單元內(nèi)被動元件 (FNPASS)的S0N0S字元線(WLS)。在一個實施例中，VPWR也可以施加至選定的WL，而0伏 特施加至所有的反選定WL。舉例來說，在抹除期間施加至WL的選定/反選定字元線可以由 列解碼器(150)產(chǎn)生。如圖4所示，IT S0N0S存儲器單元也可以藉由施加正電壓(VP0S)給選定存儲器單 元的S0N0S字元線(WLS)及施加負電壓(VNEG)給選定存儲器單元的位元線(BL)、來源線 (SL)與基板(P井)來加以程式化。在賦能區(qū)塊或區(qū)段內(nèi)的非選定存儲器單元的S0N0S字 元線(WLS)以VNEG偏壓以避免程式化在非選定列上的存儲器單元。在一些實施例中，該非選定存儲器單元的BL與SL也可以經(jīng)偏壓(VBL)以避免程 式化存儲器單元，該程式化存儲器單元被維持在抹除狀態(tài)。如以下更詳細說明的，在0伏特 與VPWR之間的VBL偏壓也可以用來禁止程式化特定單元。在一個實施例中，大約1伏特的 VBL也可以由BL電壓產(chǎn)生器(380，圖1)來提供。BL電壓產(chǎn)生器的一個實施例將參考圖7 更詳細地討論。一個近似的偏壓方案顯示在圖4中，用于抹除2T S0N0S存儲器單元。然而，該2T 方案與1T方案不同之處在于藉由施加VWL偏壓(典型為0伏特與VNEG之間)到所有2T 單元的字元線(WL)以減少在程式化期間對S0N0S裝置的HV破壞。在一個實施例中，也可以藉由WL電壓產(chǎn)生器(例如與HV控制方塊120相關(guān))供 應(yīng)0伏特的VWL偏壓給所有2T單元的WL。WL電壓產(chǎn)生器的實施例將參考圖8在以下更詳 細說明。如圖4所示，根據(jù)本發(fā)明，S0N0S存儲器單元也可以經(jīng)由施加正(VP0S)與負 (VNEG)電壓給S0N0S電晶體的柵極、漏極、源極與基板端來加以抹除與程式化。這使得可以 施加相對高的程式化與抹除電壓來作為更小電壓的總和。特別的是，顯示在圖2到圖4中的 偏壓方案施加了 VP0S與VNEG電壓給S0N0S電晶體，在一個實施例中，可以施加大約6伏特 的VP0S與大約-4伏特的VNEG至S0N0S電晶體的該等端以提供+10伏特程式化電壓或_10 伏特抹除電壓。然而，在這里說明的存儲器架構(gòu)不意圖限制，而且可以使用VP0S與VNEG電 壓(例如分別為7伏特與-3伏特)的不同組合以產(chǎn)生上面的程式化與抹除電壓。在其他 實施例中，也可以使用替代的VP0S與VNEG電壓以產(chǎn)生替代的程式化電壓(例如在大約+8 伏特到大約+12伏特的范圍內(nèi))與替代的抹除電壓(例如在大約_8伏特到大約-12伏特 的范圍內(nèi))。如同在以下更詳細說明的，該VP0S與VNEG電壓由一對電壓泵電路(320、330， 圖1)獨立產(chǎn)生。該雙電壓泵電路的使用使得VP0S與VNEG電壓被平均產(chǎn)生在低電力供應(yīng) 電壓的中間(例如1.6伏特)。該VP0S與VNEG電壓經(jīng)由高電壓(HV)控制(120)、行(140)與列(130)區(qū)塊繞 線至目標(biāo)的1T或2T存儲器單元。HV訊號繞線是視下列各者而定(一)抹除或程式化及
11(二)執(zhí)行的是區(qū)塊、區(qū)段或是全塊指令。舉例來說，當(dāng)存儲器陣列(110)的行被劃分成多 個「區(qū)塊」時，可以執(zhí)行單一區(qū)塊抹除/程式化操作。在一個實施例中，一個「區(qū)塊」可以含 有多行的存儲器單元，因此在給定「區(qū)塊」里的每一列可以儲存一個位元組(8位元)的資 訊。在另一個實施例中，一個「區(qū)塊」可以儲存超過一個位元組的資訊(例如一個區(qū)塊可以 儲存部分的資訊頁，其中一個「頁」是被定義成全部列的存儲器單元)。假如施行了全塊操 作，在單一區(qū)塊里的多個列或是多個資料區(qū)塊可以一次被程式化或抹除。在一些狀況中，該 存儲器陣列(110)的列也可以額外地或替代性地劃分成多個「區(qū)段」。但要注意的是，在圖 5與圖6中分別顯示的區(qū)塊與區(qū)段架構(gòu)是例示性的，而且可能不會使用在本發(fā)明所有的實 施例中。圖5說明了存儲器架構(gòu)的一個實施例，其中2T存儲器單元的多個行被劃分成「區(qū) 塊」，如此一來在給定區(qū)塊里的每個列儲存一個位元組(8位元)的資訊。存儲器單元的每 一行耦合在對應(yīng)的位元線(例如BL_0)與對應(yīng)的來源線(例如SL_0)之間。在圖5的實施 例中，8行的存儲器單元被包括在每一列中儲存一個位元組資訊的每一區(qū)塊中。顯示在圖5 中的例示性存儲器架構(gòu)被劃分成(M+1)數(shù)目的區(qū)塊。在一個實施例中，在給定區(qū)塊的所有電晶體共享一個共有的基板連結(jié)(例如使用 N型電晶體會共享共有的P井)。在每一個區(qū)塊中，沿著一條給定列的鄰接存儲器單元的 S0N0S柵極被耦合至區(qū)域的WLS線(例如WLS_00)。沿著一個給定列的分離P井中的多個 位元組也可以每個都具有分離的區(qū)域WLS線(例如WLS_00到WLS_0M)，該WLS線連接到與 該列有關(guān)的全域WLS線(例如GWLS_0)。顯示在圖5中的區(qū)塊架構(gòu)可以一次程式化或抹除單一位元組的資料。為了執(zhí)行一 個位元組抹除/程式化操作，該顯示在圖4中的選定WLS偏壓藉由HV列與GWLS閂鎖區(qū)塊 (130)繞線至目標(biāo)列的GWLS線。但是如果與給定區(qū)塊有關(guān)的P通道與N通道區(qū)塊選定裝置 (170，180)被賦能，對應(yīng)至目標(biāo)列的區(qū)域WLS線(例如WLS_00)可以只接收GWLS偏壓。合 適的區(qū)塊選定裝置(170，180)經(jīng)由HV行區(qū)塊(140)被賦能。該HV行區(qū)塊(140)也負責(zé)將 BL與P井偏壓(顯示于圖4)繞線至選定區(qū)塊。在一個實施例中(顯示于圖5)，BL/SL短 路區(qū)塊可以包括在每一個CMUX(220)中以用于將SL短路至選定區(qū)塊的BL。在另一個實施 例中，該BL/SL短路區(qū)塊或者可以包括在HV行區(qū)塊(140)中。在又另一個實施例中，該SL 可以是浮動的。因為沿著一條列之鄰接存儲器單元的S0N0S柵極耦合至相同的區(qū)域WLS線，影響 存儲器單元的程式化與抹除操作沿著相同的列配置，并且位在相同的P井(或區(qū)塊)中。顯 示于圖5中的架構(gòu)藉由施加反選定WLS訊號(例如顯示在圖4中的VP0S或VNEG)至GWLS 線，并因此施加到所有在相同選定P井中的非選定列的WLS線來避免程式化與抹除在相同 P井(或區(qū)塊)中的其他列。此外，可以供應(yīng)偏壓(VBL)到非選定的BL與SL以「禁止」或 避免程式化在相同P井(或區(qū)塊)的「0」資料狀態(tài)之存儲器單元。VBL產(chǎn)生器的一個實施 例在圖7中例示，并且在以下詳細說明。如圖5所示，列解碼器(150)及HV隔離與VWL驅(qū)動器(160)被用在2T架構(gòu)中以 用于驅(qū)動連接至包括在2T單元中之被動電晶體柵極的字元線(WL)。在程式化期間供應(yīng)至 WL的偏壓由與該HV控制區(qū)塊(120)有關(guān)的字元線電壓(VWL)產(chǎn)生器產(chǎn)生。VBL產(chǎn)生器的 一個實施例在圖8中例示，并且在以下詳細說明。
使用像是在圖5中顯示的區(qū)塊架構(gòu)會有許多好處。這些好處包括但不限制于 在一個時間里抹除/程式化一個位元組(或更多)及在抹除/程式化期間將使用的高電 壓(HV)限制在只有用于抹除/程式化的那些區(qū)塊。具有在一條列上抹除/程式化一個位 組的能力給了真正的EEPR0M位元組可更動能力而不是由區(qū)段架構(gòu)(以下說明)提供的假 EEPR0M功能。為了更動在區(qū)段架構(gòu)中的位元組，該等位元組被寫入在HV行區(qū)塊(140)中 的HV頁閂鎖。但是在相同列上沒有改變的其他位元組(也就是在相同的資料狀態(tài))可以 被讀出，寫回該等HV頁閂鎖并且接著程式化成他們先前的狀態(tài)。假如在一條列上有10個 位元組，而每一位元組被抹除/程式化十次，每一位元組(與區(qū)塊)可能經(jīng)受一百次抹除/ 程式化HV周期而不是使用在區(qū)塊架構(gòu)中的十個周期。HV循環(huán)可能對于存儲器單元與HV電 路造成很大傷害，因此實施例藉由量的數(shù)量級(或更多)來限制HV周期的數(shù)量。圖6說明了存儲器架構(gòu)的一個實施例，其中2T存儲器單元的多個列被劃分成「區(qū) 段」。在區(qū)段架構(gòu)中，每一行的存儲器單元被分成多個分段。在每一個區(qū)段中，在給定行分 段內(nèi)之存儲器的漏極端連接到區(qū)域或分段位元線(例如SBL_00)。在給定行分段內(nèi)之存儲 器的源極端連接到區(qū)域或分段來源線(例如SSL_00)。配置在給定行而不是在分離的區(qū)段 P井內(nèi)的多條SBL連接到平行于行的共有全域位元線(例如GBL_0)。一個「區(qū)段」在這里定義成包括在相同區(qū)段P井中側(cè)靠側(cè)配置的行分段。顯示在 圖6中的例示性架構(gòu)被劃分成數(shù)目Y的區(qū)段，每一區(qū)段含有X個行分段。在圖6的區(qū)段架 構(gòu)中，全部列的存儲器單元可以共享相同的字元線(WL)、S0N0S字元線(WLS)與P井(SPW) 連接。這使得區(qū)段架構(gòu)一次程式化或抹除全部列(或頁)的存儲器單元。該頁尺寸由包括 在區(qū)段中行的數(shù)目決定。每個區(qū)段中頁的數(shù)目由包括在每一行分段內(nèi)的存儲器單元數(shù)目決 定。顯示在圖6中的區(qū)段架構(gòu)可以一次程式化或抹除的所有列的資料。為了執(zhí)行一個 區(qū)段抹除/程式化操作，該顯示在圖4中的選定WLS偏壓藉由HV列與WLS閂鎖區(qū)塊(130) 繞線至目標(biāo)列。顯示在圖4中的BL偏壓經(jīng)由包括在HV行區(qū)塊(140)內(nèi)的HV閂鎖被施加 至全域位元線(例如GBL_0到GBL_L)。但是假如與給定區(qū)段(例如區(qū)段0)有關(guān)的P通道 與N通道區(qū)段選定裝置(190，200)被賦能的話，區(qū)域SBL(例如SBL_00)可以只接收GBL偏 壓(例如GBL_0)。在一個實施例中，該SL可以在抹除/程式化期間被短路到在P通道與N 通道區(qū)段選定裝置(190，200)內(nèi)的BL。在讀取期間，該SL可以從垂直于在190與200中的 SL的接地線接收讀取偏壓。來自圖4的P井偏壓藉由在HV列區(qū)塊(130)的區(qū)段控制被繞 線到該等區(qū)段。為了避免程式化與抹除在相同P井(或區(qū)塊)中的其他列，顯示在圖4中的反選 定WLS偏壓可以施加到所有在相同選定P井中的非選定列的WLS線。此外，可以供應(yīng)偏壓 (VBL)到非選定的BL與SL以「禁止」或避免程式化在相同P井(或區(qū)段)的「0」資料狀態(tài) 之存儲器單元。VBL產(chǎn)生器的一個實施例在圖7中例示，并且在以下詳細說明。如圖6所示，列解碼器(150)與HV隔離與VWL驅(qū)動器(160)被用在2T架構(gòu)中以 用于驅(qū)動連接至包括在2T單元中之被動電晶體柵極的字元線(WL)。在程式化與抹除期間 供應(yīng)至WL的偏壓由與該HV控制區(qū)塊(120)有關(guān)的字元線電壓(VWL)產(chǎn)生器產(chǎn)生。VBL產(chǎn) 生器的一個實施例在圖8中例示，并且在以下詳細說明。使用區(qū)段架構(gòu)有許多好處。如上面注意到的，該區(qū)段架構(gòu)將每一個位元線分成多
13個區(qū)域或分段位元線(SBL)。使用分段位元線，藉由減少出現(xiàn)在經(jīng)存取存儲器單元中寄生電 容來減少在讀取期間位元線的延遲。在區(qū)段架構(gòu)中一個經(jīng)存取的存儲器單元驅(qū)動一個SBL 而該GBL連接至該SBL。因為在其他區(qū)段中的SBL沒有藉由高電壓區(qū)段選定裝置(190，200) 從GBL連接，他們沒有在讀取時將寄生電容顯示給經(jīng)存取存儲器單元。至少，顯示在圖6中 的區(qū)段架構(gòu)可以將寄生電容的負擔(dān)減少為1/2 (假如使用兩個區(qū)段的話)。藉由將該陣列分 成超過兩個區(qū)段，可以達成額外的減少。在這里的實施例中，該區(qū)段架構(gòu)可以調(diào)整在讀取期間出現(xiàn)在區(qū)域位元線(SBL)之 漏電流的量，所以比較不可能損壞「1」的資料，舉例來說，當(dāng)「1」位元被讀取時，讀取電流應(yīng) 該接近零。但是當(dāng)讀取偏壓施加到選定行時，漏電流路徑被建立在該行中所有非選定電晶 體的BL與SL之間(漏極到源極)。另一個漏電流路徑存在于從選定的BL經(jīng)由漏極節(jié)點到 共有P井。在一個實施例中，當(dāng)在選定行中的所有非選定電晶體位在「0」資料狀態(tài)時，漏電 流最大。沒有區(qū)段架構(gòu)，在選定行中的漏電流量可能接近對應(yīng)至「0」資料狀態(tài)的電流層級， 導(dǎo)致儲存「1」資料的經(jīng)存取存儲器單元被錯誤讀取成「0」資料。藉由實施區(qū)段架構(gòu)，該存 儲器元單元的數(shù)目與在選定SBL上的漏電流可以被調(diào)整，無論在相同SBL上的非選定單元 的資料狀態(tài)為何，「1」資料不可能被錯誤讀取。因為在這里說明的漏電流路徑視制程、電壓 與溫度(PVT)而定，當(dāng)選擇包括在每一個SBL上存儲器單元的數(shù)目(也就是在區(qū)段的每一 個分段中的存儲器單元數(shù)目)時，應(yīng)該要考量最糟的PVT情形。在一個實施例中，只有目標(biāo)區(qū)段內(nèi)的存儲器單元可能經(jīng)受HV循環(huán)破壞。換句話 說，該區(qū)段架構(gòu)消除了在目標(biāo)區(qū)段外列(或頁)的HV循環(huán)。這減少了存儲器單元「損耗」 并且延長了存儲器陣列的壽命。在特定區(qū)段內(nèi)因為HV循環(huán)引起的存儲器單元損耗可以藉 由限制包括在每一區(qū)段中的列數(shù)目來減少。為了避免在目標(biāo)區(qū)段外的HV循環(huán)，可以在程式 化與抹除期間放置反選定偏壓(例如在2T方案中的0伏特)在所有反選定區(qū)段的WL、WLS、 SBL與P井上。在一個實施例中，存儲器陣列的尺寸沒有因為BL負載、BL漏電流或HV循環(huán)的限 制而被限制。這使得更多列被包括在用于增加密度的存儲器陣列內(nèi)。如同上面注意到的，可以供應(yīng)偏壓(VBL)到非選定的BL與SL以「禁止」或避免程 式化在相同區(qū)塊或區(qū)段的「0」資料狀態(tài)存儲器單元。舉例來說，可以藉由施加VPOS給與 選定單元相關(guān)的SONOS柵極及施加VNEG給選定單元的BL、SL與P井來程式化選定存儲器 單元。這個偏壓方案形成了在選定存儲器單元之柵極與SONOS層下的通道(位于VNEG位 準(zhǔn))。施加至選定存儲器單元之偏壓方案的方向與量(例如10伏特)導(dǎo)致電子從通道穿隧 到SONOS裝置的氮化物子層，將程式化臨界電壓(VTP)驅(qū)動為正。為了禁止或避免程式化在相同P井的「0」資料狀態(tài)之存儲器單元，施加偏壓(VBL) 到非選定行的BL與SL以偏壓具有VBL之所有「0」資料狀態(tài)之存儲器單元的通道區(qū)域。雖 然施加至通道區(qū)域的偏壓仍然位在用來程式化的方向(例如+)，提供至所有「0」資料狀態(tài) 之存儲器單元的量(例如5伏特)并不足夠以程式化該等單元。這使得該等存儲器單元維 持在具有經(jīng)抹除(VTE)臨界值的「0」資料抹除狀態(tài)。供應(yīng)至「0」資料狀態(tài)之存儲器單元的 VBL偏壓典型地為介于VPOS與VNEG之間的中間層級偏壓。但是因為用來禁止「0」資料狀 態(tài)之存儲器單元的VBL偏壓層級可以隨著HV位準(zhǔn)、制程與其他次要因素變動，也可以使用 提供可調(diào)整VBL偏壓的手段。
圖7例示了可以用來提供可調(diào)整VBL偏壓給在給定區(qū)塊或區(qū)段內(nèi)的非選定BL與 SL的VBL產(chǎn)生器電路(380)的實施例。顯示在圖7中的VBL電路使用電阻鏈以將供應(yīng)范圍 (例如0伏特到VWPR)分成VBL的16個可能值。藉由供應(yīng)BDAC [3 0]值給解碼器382來選 擇特定的VBL值。如圖1所示，該BDAC[3:0]值可以儲存在暫存器區(qū)塊(260)內(nèi)。如圖7 所示，解碼器382將該BDAC[3:0]值解碼成賦能訊號(例如W 15])，該訊號供應(yīng)給耦合至 該鏈的16個切換器。在一個實施例中，該賦能訊號只啟動該等切換器其中之一。由該經(jīng)啟 動切換器提供的VBL值經(jīng)由在HV行區(qū)塊(140)的HV頁閂鎖繞線到非選定的BL與SL。在 該例示的實施例中，藉由供應(yīng)程式化(PRG)訊號給耦合在VPWR與該電阻鏈之間的P通道電 晶體的柵極來賦能VBL產(chǎn)生器。也可以藉由模式控制電路(370)來提供PRG訊號，如同以 下更詳細討論的。在一個實施例中，可以在程式化操作期間供應(yīng)大約1伏特的VBL偏壓給定區(qū)塊或 區(qū)段的非選定BL與SL。但是這樣一個偏壓是例示性的，而在本發(fā)明的實施例中可能有所不 同。無論如何，可以使用VBL偏壓以避免程式化在相同區(qū)塊或區(qū)段中的「0」資料狀態(tài)之存 儲器單元。如同上面注意到的，可以施加VWL偏壓到所有2T單元的字元線(WL)以減少在程 式化期間對SONOS裝置的HV破壞。舉例來說，在程式化期間供應(yīng)至選定存儲器單元的高電 壓可以導(dǎo)致在不同列上的非選定經(jīng)程式化單元中的SONOS電晶體源極端變得比預(yù)期的正 值高。這會導(dǎo)致非選定經(jīng)程式化單元的電壓臨界值掉到最小的VTP位準(zhǔn)以下，將經(jīng)程式化 的「1」資料改變成「0」資料。可以藉由施加VWL偏壓至所有2T單元的字元線來消除這一 類的程式化干擾。該VWL偏壓導(dǎo)致在非選定單元中的SONOS電晶體變得更偏向負值，消除 了干擾的可能性。應(yīng)該選擇該VWL偏壓的位準(zhǔn)以在HV循環(huán)期間將非選定經(jīng)程式化存儲器 單元的VTP盡可能維持在高位準(zhǔn)。如同以下更詳細描述的，VWL偏壓藉由WL電壓產(chǎn)生器產(chǎn) 生并且藉由列解碼器(150)與HV隔離與VWL驅(qū)動器(160)供應(yīng)至所有2T單元的WL。該 VffL偏壓的位準(zhǔn)范圍可以在0伏特與VNEG位準(zhǔn)之間。圖8例示了可以用來提供可調(diào)整VWL偏壓給所有2T單元字元線的WL電壓產(chǎn)生器 的實施例。如同以上注意到的，該VWL偏壓的位準(zhǔn)應(yīng)該被選擇以在HV循環(huán)將非選定經(jīng)程式 化存儲器單元的VTP盡可能維持在高位準(zhǔn)。在一個實施例中，可以使用電壓數(shù)位至類比轉(zhuǎn) 換器(VDAC)電路(310)來決定合適的VWL偏壓位準(zhǔn)。如同在以下更詳細討論的，可以藉由 供應(yīng)合適的PNB訊號(例如PNB = 0)給電壓邊界DAC(VDAC310)來賦能負邊界模式。測 試模式賦能(TM_EN)訊號賦能該VDAC及允許邊界電壓(VMARG)經(jīng)由切換器SW1、列解碼器 (150)與HV隔離與VWL驅(qū)動器(160)繞線至存儲器陣列(110)的字元線(WL)?？梢越逵晒?yīng)由MDAC [7:0]設(shè)定的VMARG范圍來決定合適的VWL偏壓給存儲器陣列的字元線(WL)，而發(fā)生抹除/程式化循環(huán)以監(jiān)控VMARG在VTP (也就是該SONOS程式化 Vt)上的效應(yīng)。如同以下更詳細說明的，一個目標(biāo)VTP可以由執(zhí)行初始邊界模式(MM)讀取 來決定。在邊界模式期間，該VDAC的輸出(VMARG)被施加至SONOS字元線(WLS)，因此可 以測量到SONOS裝置的所得初始電壓(Vt)。以下提供MM讀取的進一步說明。一旦決定了 合適的VWL偏壓(因此該目標(biāo)VTP被維持住或是干擾程度最小)，用來維持目標(biāo)VTP的VWL 偏壓可以由金屬選擇設(shè)定，而且經(jīng)由切換器SW2、列解碼器(150)與HV隔離與VWL驅(qū)動器 (160)繞線至字元線。
如圖8所示，該WL電壓產(chǎn)生器可以使用來自電壓泵(330)的VNEG電壓以產(chǎn)生范圍 在0伏特與VNEG之間的字元線電壓(VWL)。舉例來說，除了 VDAC 310與切換器SWl與SW2 之外，該WL電壓產(chǎn)生器也可以包括一對高電壓二極體連接N通道(NHV)電晶體。來自電壓 泵(330)的VNEG電壓連接至該串聯(lián)NHV裝置(NHVl)之第一者的源極。由金屬選擇控制的 切換器放置在VNEG (Met 0P_SW1)、第一 NHVl裝置的漏極(Met 0P_SW2)與第二 NHV2裝置的 漏極(Met 0P_SW3)之間。一旦決定了目標(biāo)VTP，用來維持目標(biāo)VTP的VWL偏壓藉由啟動切 換器其中一者(例如Met 0P_SWU Met 0P_SW2與Met0P_SW3)來設(shè)定，因此VNEG的VWL電 壓、VNEG+VT (NHV)或VNEG+2*VT (NHV)可以供應(yīng)至列解碼器(150)與HV隔離與VWL驅(qū)動器 (160)。在一個實施例中，可以在程式化操作期間供應(yīng)0伏特的VWL偏壓給所有2T單元 被動裝置。但是這樣一個偏壓是例示性的，而且在本發(fā)明的其他實施例中可以是不同的。無 論如何，施加至WL的VWL偏壓可以用來消除HV循環(huán)造成的干擾。在一個實施例中，該WL 電壓可以在抹除操作期間設(shè)定成用于選定WL的VPWR與非選定WL的0伏特?；蛘撸褂玫?WL電壓在抹除期間可以是浮動的，或是Hi-Z(也就是設(shè)定至高阻抗?fàn)顟B(tài))的。在替代性實 施例中，該WL會由VWL電路驅(qū)動。在某些實施例中，顯示在圖1中的非易失性存儲器陣列(110)可以包括一或多個 輔助列(210)。輔助列是保存在NV存儲器陣列(110)宣稱密度之外的資訊并且通常不能 讓使用者存取。在某些實施例中，假如鎖定訊號(AXA)被賦能的話，該輔助列可以由使用者 存取。該等輔助列(210)可以用來儲存可以在工廠設(shè)定的各種資訊(例如制程、晶圓批、晶 圓、晶粒與組構(gòu)資料)。假如要儲存更多資料的話，可以包括超過一個輔助列。輔助資料的 一部分或全部可以在上電(POR，power-on-reset，電力重置)時下載到揮發(fā)性暫存器以組 構(gòu)用于特定應(yīng)用的存儲器。輔助列在區(qū)塊與區(qū)段架構(gòu)中以不一樣的方式施行。在區(qū)塊架構(gòu)中，該輔助列跨越 多個區(qū)塊子陣列。儲存在每個區(qū)塊中的輔助資料與在區(qū)塊中的其他資料共用P井。當(dāng)在區(qū) 塊子陣列中的資料位元組上執(zhí)行HV操作時，在子陣列中的輔助列也可能被高電壓(HV)干 擾。該區(qū)塊架構(gòu)沒有讓輔助列避免接收HV偏壓。在區(qū)段架構(gòu)中，該輔助列被限制在單一的 指定區(qū)段中。當(dāng)HV操作在儲存在其他區(qū)段中的資料上執(zhí)行時，將輔助列限制在指定列中以 避免該輔助資料接收HV偏壓。在區(qū)塊與區(qū)段架構(gòu)之間，資料從陣列中輸出與連接到輸出電路的方式也不同。在 區(qū)塊架構(gòu)中，分離的行多功器(CMUX)耦合至每一個區(qū)塊子陣列。與特定區(qū)塊有關(guān)的CMUX 將該區(qū)塊的位元線(例如BL_0到BL_7)連接到在感測放大器區(qū)塊(230)中的多個感測放 大器(SA)。顯示在圖5中的架構(gòu)包括8個在區(qū)塊(230)中的感測放大器，或是包括在單一 區(qū)塊內(nèi)一條位元線的一個感測放大器。在讀取操作期間，一個CMUX(例如CMUX220_0)被 賦能以用于從區(qū)塊子陣列(例如區(qū)塊0)接收一個位元組的資料。從區(qū)塊子陣列接收的資 料經(jīng)由資料匯流排(CL[7:0])繞線到感測放大器區(qū)塊(230)，該資料匯流排跨越整個陣列。 在CL匯流排中的每一條線將不同的位元線連接到在SA區(qū)塊(230)中的單一 SA。舉例來 說，每一區(qū)塊子陣列的BL
連接到CU0]，而CL
又連接到SAW]。但是因為在這個實 施例中，在任何給定時間中只有一個CMUX被賦能，所以CL
連接到在區(qū)塊中被讀取的唯 一 BU0]。該區(qū)段架構(gòu)藉由群聚全域位元線(GBL)并使用用于每一群組之GBL的指定行多功器(CMUX)、行線(CL)與感測放大器(SA)而與區(qū)塊架構(gòu)不同。每一個SA經(jīng)由指定CL與 CMUX區(qū)域式地電氣連接至一群SBL。該COMUX將CL連接到在一個群組中的一個GBL。在這 個實施例中，在區(qū)段架構(gòu)中，每一個CL跨越一群GBL，而在區(qū)塊架構(gòu)中沒有跨越整個陣列。 這減少了在區(qū)段架構(gòu)中的CL寄生負載。無論SA區(qū)塊(230，圖1)是否被使用在區(qū)塊或區(qū)段架構(gòu)中，根據(jù)本發(fā)明之實施例 的感測放大器可以包括好幾個特性，增加了使用在這里說明之NV存儲器架構(gòu)的系統(tǒng)可靠 度。第一，該感測放大器可以包括復(fù)制ISA_ref電流路 徑以允許在讀取期間使用的參考電 流(ISA_ref)的量與溫度補償。第二，也可以使用恒定的(相對于溫度)參考電流(ITIM_ ref)來控制感測放大器時間選擇。第三，可以使用電壓限制機制(280)來避免BL電壓在讀 取期間超過VLIM。第四，F(xiàn)NPASS裝置可以納入在復(fù)制ISA_ref電流路徑中以賦能低電力供 應(yīng)(VPWR)操作。第五，可以包括一個繞道電路以用于將SA的輸出連接到SA的輸入，因此 允許了存儲器單元IV特性的直接量測。根據(jù)本發(fā)明之實施例的感測放大器可以包括一或 多個在這里出現(xiàn)的特性。在以下提供進一步的說明。如圖1所示，參考電流(IREF)產(chǎn)生器(240)被包括在存儲器架構(gòu)內(nèi)以用于控制資 料從NV存儲器陣列(110)被讀取的方式。該IREF產(chǎn)生器區(qū)塊(240)提供兩個參考電流 溫度補償參考電流(ISA_ref)與隨溫度恒定的參考電流(ITIM_ref)。該ISA_ref電流在 SA第一級中被復(fù)制且用于感測。該ITIM_ref用于產(chǎn)生時脈訊號，該等時脈訊號被供應(yīng)給感 測放大器以控制感測放大器時間選擇。該ISA_ref電流供應(yīng)至SA控制區(qū)塊(250)，它藉由 第一 SA偏壓產(chǎn)生器(252)轉(zhuǎn)換成一對偏壓(VNBIAS，VPBI AS)。如圖9所示，來自SA控制區(qū)塊(250)的 VNBIAS與VPBIAS被供應(yīng)至SA第一級以產(chǎn)生ISA_ref電流的復(fù)制品。在圖9的實施例中， 該SA第一級包括兩對串聯(lián)CMOS電晶體(例如Pl/m與P2/N2)。PMOS電晶體(Pl，P2)的 柵極耦合在一起以接收VPBIAS。NMOS電晶體(Ni，N2)的柵極耦合在一起以接收VLIM(以 下說明)。電晶體W的源極耦合以接收存儲器單元電流(Icell)。電晶體N2的源極耦合 至包括NMOS電晶體N3的復(fù)制電流路徑。電晶體N3的柵極耦合以接收VNBIAS。在一個實 施例中，該復(fù)制電流路徑可以包括額外的FNPASS裝置，在以下會詳細說明。該SA第一級將存儲器單元電流(Icell)與復(fù)制ISA_ref電流轉(zhuǎn)換成連接到SA第 二級的+/-輸入，其中該差動電壓被比較以決定「0」或「1」資料是否從目標(biāo)存儲器單元中 被讀取。在一個實施例中，假如存儲器單元電流(Icell)小于ISA_ref，該感測放大器可能 會感測「1」資料。而假如存儲器單元電流(Icell)大于ISA_ref，該感測放大器可能會感測 「0」資料。由SA區(qū)塊(230)感測的資料被閂鎖住，而且供應(yīng)至輸入/輸出(I/O)匯流排，該 匯流排將資料繞線到外部系統(tǒng)元件(經(jīng)由圖1的Ι0[Ν:0])。存儲器單元電流(Icell)傾向于在跨越制程、電壓與溫度(PVT)邊界時變動。 SONOS存儲器單元電流可以禁止在量與溫度上顯著的變動(例如斜率)。在一些狀況下，該 ISA_ref電流可以調(diào)整以容納寬廣范圍的存儲器單元電流。在其他狀況下，該ISA_ref電 流可以調(diào)整以利用存儲器單元的IV特性來提供最佳化的資料保存與HV忍耐度。在一個實 施例中，IREF產(chǎn)生器區(qū)塊(240)可以根據(jù)儲存在暫存器區(qū)塊(圖1的260)內(nèi)的值來調(diào)整 ISA_ref的量及/或斜率。舉例來說，該ISA_ref電流的量可以用儲存在IDAC[4:0]中的可程式化值來調(diào)整。在一個實施例中，該IDAC[4:0]暫存器可以調(diào)整0.6微安培的增加量?？梢允褂锰娲缘脑?加調(diào)整而不偏離在這里說明的實施例范疇。在一些狀況下，ISA_ref電流的量可以調(diào)整來最 佳化資料的保存。假如SPC控制器(在以下說明)決定了提供最佳化資料保存的高存儲器 單元電流(Icell)，儲存在IDAC[4:0]暫存器中的值可以被增加以增加ISA_ref電流的量。 增加ISA_ref電流的量使SA可以感測只位在較高位準(zhǔn)之相同存儲器單元抹除-至-程式 化的電流窗。假如該ISA_ref電流維持在較低的電流位準(zhǔn)，可以使用較大的VT窗，而資料 保存可能會遭遇困難。該ISA_ref電流的斜率可以用儲存在Slope [2:0]中的可程式化值以額外的方式 或是替代的方式來調(diào)整。在一個實施例中，該Slope[2:0]暫存器可以用斜率5毫安培/度 C的增加量調(diào)加以整。也可以使用替代性的增加調(diào)整而不偏離在這里說明的實施例范疇。 在一些狀況下，ISA_ref電流的斜率可以調(diào)整以補償在存儲器單元電流(Icell)中的溫度 變動。因為ISA_ref是視溫度而定的，該VNBIAS與VPBIAS訊號與供應(yīng)至SA區(qū)塊(230)的 復(fù)制ISA_ref電流也都是視溫度而定的。以這樣的方式調(diào)整ISA_ref電流使參考電流可以 追蹤在存儲器單元電流中的溫度變動。除了 ISA_ref之外，該IREF產(chǎn)生器區(qū)塊(240)產(chǎn)生了隨著溫度恒定的電流參考 ITIM_ref，該電流控制SA時間選擇。在一個實施例中，該ISA_ref電流的量可以藉由下加 一或多個下列輸入到該IREF產(chǎn)生器區(qū)塊(240)來加以調(diào)整ITIM[3:0]、ITIMAUT0[3:0], AUT0_TIM與XTRM_TIM。如同以下提出的，可以設(shè)定該等輸入以增加或減少ISA_ref的量， 因此增加或減少了 NV存儲器區(qū)塊(110)的感測時間或存取時間。在存儲器速度上最大的影響通常是存儲器尺寸或密度。在一個實施例中，該 ITIM[3:0]與ITIMAUT0[3:0]的值可以藉由金屬選擇(270)加以固定，因為存儲器陣列 (110)的密度典型地固定于給定的應(yīng)用中。ITIM[3:0]定義了在少于100度C之溫度的第 一存儲器速度(例如非自動速度)。ITIMAUT0[3:0]定義了在少于150度C之溫度的第二 存儲器速度(例如自動速度)。為了允許更高的溫度系數(shù)，第二存儲器速度通常比第一存儲 器速度慢。該AUT0_TIM 與 XTRM_TIM輸入通常用于在 ITIM[3:0]與 ITIMAUT0[3:0]之間選擇。 當(dāng)AUT0_TIM與XTRM_TIM被反選定，該ITIM_ref電流的量由ITIM[3:0]所設(shè)定。當(dāng)AUT0_ TIM被選定而XTRM_TIM被反選定，該ITIM_ref電流的量由ITIMAUT0[3:0]設(shè)定。當(dāng)選定 XTRM_TIM 時，忽略 ITIM[3:0]與 ITIMAUT0[3:0]。當(dāng) XTRM_TIM 被選定時，該 ITIM_ref 電流 的量減少到自動位準(zhǔn)以下。這進一步減少了存儲器速度，因此可靠的讀取可以發(fā)生在低電 力狀態(tài)期間，像是VPWR小于1. 6伏特時。該ITIM_ref電流供應(yīng)至SA控制區(qū)塊(250)，它轉(zhuǎn)換成用于控制SA時間選擇的內(nèi)部時脈訊號。舉例來說，該SA控制區(qū)塊(250)可以將第二偏壓產(chǎn)生器區(qū)塊(254)耦合至SA 時脈產(chǎn)生器區(qū)塊(256)，如圖10所示。該SA偏壓產(chǎn)生器區(qū)塊(254)使用ITIM_ref電流以產(chǎn) 生內(nèi)部偏壓訊號(PBIAS和NBIAS)。如果ITIM_ref在低位準(zhǔn)，PBIAS和NBIAS分別與VPWR 和接地較不相關(guān)。這使得在SA時脈產(chǎn)生器(256)內(nèi)的時間選擇鏈變得「匱乏」(starve)， 導(dǎo)致連慢的SA時脈訊號。如果ITIM_ref在高位準(zhǔn)，PBIAS和NBIAS會更加偏壓到VPWR和 接地。這減少了經(jīng)過該鏈的時間延遲，并因此產(chǎn)生更快的SA控制訊號。從時間選擇鏈輸出 的SA時脈訊號以供應(yīng)至存儲器架構(gòu)的輸入時脈訊號(ACLK)為基礎(chǔ)。該SA時脈訊號控制了在SA內(nèi)的預(yù)先充電、均等化、第二級賦能與輸出閂鎖的時間選擇。如以上所注意到的，IDAC[4:0]與Slope[2:0]是可程式化值，儲存在暫存器區(qū)塊 (260)內(nèi)，并且由IREF產(chǎn)生器(240)使用以產(chǎn)生ISA_ref。在一個實施例中(沒有顯示在 1中)，該用來產(chǎn)生ITIM_ref的ITIM[3:0]與ITIMAUT0[3:0]值可以是儲存在暫存器區(qū)塊 (260)內(nèi)的可程式化值，而不是在選擇區(qū)塊(270)中設(shè)定的金屬選擇。這使得ITIM_ref電 流的量可以根據(jù)給定溫度范圍及/或存儲器密度在選定所希速度時變動。在一個實施例中，儲存在暫存器區(qū)塊(260)內(nèi)的一或多個可程式化值可以藉由耦 合至存儲器架構(gòu)或包括在存儲器架構(gòu)內(nèi)的處理器來變動。顯示在圖1中的系統(tǒng)效能控制器 (SPC)實施了 一個這樣的處理器。在一個實施例中，該一或多個可程式化值可以根據(jù)溫度變 動。舉例來說，該SPC(350)可以接收來自溫度感測器(360)的溫度值(Tempjal)。該SPC 可以使用該溫度值以調(diào)整該一或多個可程式化值，如以下更詳細討論的。在共有授權(quán)的美國專利申請案第12/207104號名為「調(diào)整參考電流的系統(tǒng)」中說 明使用來自處理器的回饋以產(chǎn)生可調(diào)整量與溫度參考電流之IREF產(chǎn)生器的實施例。在某 些實施例中，在這里參考圖1說明的該IREF產(chǎn)生器(240)可以以近似于在共有授權(quán)申請案 中說明之產(chǎn)生器的方式施行。舉例來說，在這里說明的IREF產(chǎn)生器可以使用處理器回饋以 產(chǎn)生可調(diào)整之量與溫度補償ISA_ref電流。但是在這里說明的IREF產(chǎn)生器不限制于在共 有授權(quán)專利申請案中說明的施行例。舉例來說，在這里說明的該IREF產(chǎn)生器藉由提供用于 產(chǎn)生恒定(隨溫度)參考電流ITIM_ref的額外手段(該電流用在控制感測放大器時間選 擇)而不同于在共有授權(quán)申請案中說明的IREF產(chǎn)生器。除了 HV循環(huán)造成的干擾，在讀取期間在選定BL被驅(qū)動在最大值可允許BL位準(zhǔn) (VLIM)之上時，該SONOS IT與2T存儲器單元也被干擾。如圖4所示，反選定BL正常維持 在0伏特。當(dāng)存儲器單元選定用于讀取，電壓(例如1. 2伏特)從SA被驅(qū)動到選定BL。如 圖1和圖9所示，VLIM位準(zhǔn)限制機制(280)可以用來避免BL電壓在讀取期間超過VLIM。 限制BL電壓減少了在很多次的讀取周期后可能會干擾SONOS電晶體的柵極(WLS)至漏極 (BL或SBL)偏壓。VLIM產(chǎn)生器(280)的實施例顯示在圖9中。雖然一個特定的實施例顯示于圖式中 并在這里說明，但習(xí)于此技術(shù)者將能了解該VLIM產(chǎn)生器可以用不同方式施行而不偏離在 這里揭露的實施例范疇。顯示在圖9中的VLIM產(chǎn)生器是一個閉回圈電路，使用了參考電壓(VREF)以產(chǎn)生限制電壓(VLIM)。在一個實施例中，藉由能帶隙參考電路提供穩(wěn)定的VREF。但是在這里說 明的電路沒有如此受限，而且可以使用在其他實施例中產(chǎn)生參考電壓的手段。選擇放大器 (282)將VREF電壓與由電阻分離器網(wǎng)路(Rl，R2)產(chǎn)生的回饋電壓(VFB)作比較。該電阻 分離器網(wǎng)路耦合至本地的高電壓N通道裝置(N4)之源極端。該裝置N4的漏極端耦合至P 通道裝置(P3)的漏極端，該P通道裝置(P3)可以被啟動/反啟動(藉由SLEEP)以用于賦 能/去能該VLIM產(chǎn)生器。P3、N4、R1與R2被串聯(lián)在VPWR與接地之間。在Rl與R2之間產(chǎn) 生的電壓被回饋到選擇放大器以作為回饋電壓(VFB)。選擇Rl與R2電阻的比例以將VLIM 電壓限制在預(yù)定的最大位準(zhǔn)(例如1.2伏特)。該選擇放大器(VLIM)的輸出供應(yīng)至裝置 N4的柵極端與包括在SA第一級內(nèi)的N通道裝置(N1，N2)的柵極端。如圖9所示，該VLIM產(chǎn)生器與SA第一級使用本地(VT到0伏特)N通道高電壓裝置(N4，N1，N2)組構(gòu)以作為源極隨耦器以產(chǎn)生來自VPWR供電位準(zhǔn)的最大可允許BL電壓 (VLIM)。驅(qū)動具有VLIM之m裝置的柵極確保了該柵極連接m與N2裝置的源極端可以被 驅(qū)動到大約VLIM(因為該附與N2裝置的VT是O伏特左右)。這限制了由CL供應(yīng)并供應(yīng) 至選定BL的WLS至BL偏壓，在這個實施例中消除了在相同BL上的干擾。在一個實施例中，可以將額外的FNPASS裝置包括在SA的復(fù)制ISA_ref電流路徑。 包括在SA內(nèi)的該FNPASS裝置可以大致上等于包括在該2T SONOS存儲器單元(圖2B)內(nèi) 的FNPASS裝置。如圖9所示，該FNPASS裝置的柵極可以耦合至VPWR。這使得該復(fù)制ISA_ ref電流路徑可以追蹤VPWR，因此維持了正確的感測，即使是在低VPWR位準(zhǔn)(例如大約1. 6 伏特)。在一個實施例中，包括在存儲器單元與該SA第一級內(nèi)的該FNPASS裝置的VT可以 等于1. 4伏特。假如FNPASS裝置被包括在存儲器單元內(nèi)而不是在SA第一級內(nèi)，在低VPWR 位準(zhǔn)的感測會失效，因為該存儲器單元電流(Icell)會減少(因為包括在該2T單元內(nèi)之 FNPASS裝置的高VT)，但是該復(fù)制ISA_ref電流則不會減少。納入SA第一級內(nèi)的FNPASS 裝置使該復(fù)制ISA_ref電流以類似的方式增加，所以感測可以在低VPWR位準(zhǔn)時發(fā)生。在一個實施例中，一個直接陣列存取(DAA)模式也可以用來繞過SA(當(dāng)SA是關(guān)閉 時)并且將SA輸出路徑(I/O)直接連接到行線(CL)，而該行線(CL)連接到多個行多功器 (CMUX)。從該SA繞過允許了當(dāng)CL連接至BL時(經(jīng)由它的正常解碼路徑)，可以直接量測 存儲器單元的IV特性，而且可以賦能特定列。一個例示性電路(290)的一個實施例顯示在圖9與圖11中。在該說明的實施例 中，N通道裝置(N5)耦合在SA輸出路徑(IO)與輸入到SA的行線(CL)之間。藉由供應(yīng)至 該N5裝置柵極的DAA_en訊號來賦能或去能DAA模式。當(dāng)該DAA模式被賦能，該N5裝置繞 過該SA并將IO路徑直接連接到該CL輸入。該CMUX將該CL解碼成在存儲器陣列中的單 一 BL,因此在一個實施例中，每一個IO連接到DAA模式中的唯一一個BL。為了從特定存儲 器單元獲得IV特性，可以施加0伏特的偏壓到WLS線(IT)，可以施加VPWR的偏壓到該存儲 器陣列的WL線(2T)，使每一個IO路徑連接到單一存儲器單元。在一個實施例中，可以增加一個選擇性的IO解碼器電路(295)以將所有的IO解 碼成單一 DAA_I0線。在圖9與圖11的實施例中，IO解碼器電路(295)包括多輸入AND閘 與N通道裝置(N6)。AND閘的輸入耦合以接收DAA_en訊號與來自DAA_addr匯流排的多個 位址訊號。該AND閘的輸出耦合到N6裝置的柵極。當(dāng)DAA_en與DAA_addr被賦能，該N6 裝置繞過該SA IO路徑并將CL輸入直接連接到DAA_I0。在一些狀況下，每一個SA可以包 括一個選擇性IO解碼器電路(295)。該選擇性電路可以將來自所有SA的IO解碼成單一 DAA_I0線，使得系統(tǒng)或測試器資源被最小化。顯示在圖9與圖11中的DAA模式提供了一個測量存儲器架構(gòu)IC特性的一種方式。在某些實施例中，存儲器單元IV特性可以額外地或替代性地經(jīng)由測試模式介面區(qū)塊(300) 來獲得。如圖1所示，該測試模式介面區(qū)塊(300)可以接收來自TeSt_Padl、Test_Pad2與 邊界電壓DAC(VDAC，310)的類比輸入。在某些實施例中，該來自測試點或VDAC的類比輸入 可以繞線到該存儲器陣列的WLS線(1T或2T)。與DAA模式不同的是，在WLS = O伏特時 得到IV特性，供應(yīng)類比輸入到測試模式介面區(qū)塊(300)致使可以得到寬范圍之WLS電位的 IV特性。這可以獲得一個家族的IV圖。被指稱為系統(tǒng)效能控制器(SPC)的處理器被納入以用于控制在這里說明的NV存儲器架構(gòu)的很多特性與功能。舉例來說，該SPC(350)藉由供應(yīng)合適的模式控制(Mode[3:0])訊號給模式控制區(qū)塊(370)來控制是讀取、抹除或程式化操作何者被執(zhí)行。該 Mode[3:0]輸入被定義時脈輸入到具有Aclk訊號的模式控制區(qū)塊(370)。根據(jù)Mode[3:0] 訊號的值，該模式控制區(qū)塊(370)可以供應(yīng)READ訊號給SA控制區(qū)塊(250)或是ERS/PRG 訊號給HV控制區(qū)塊(120)。假如要執(zhí)行程式化操作，該PRG訊號繞線至該BL電壓產(chǎn)生器 (380)。該Mode [3:0]輸入也可以用來組構(gòu)用于區(qū)塊或區(qū)段操作的NV存儲器陣列(110)，該 等操作包括位元組、頁、全塊區(qū)段、全塊所有的抹除/程式化與HV頁閂鎖重置。除了控制該 模式之外，也可以供應(yīng)Seq[l:0]輸入給模式控制區(qū)塊(370)以控制HV操作的排序。該SPC(350)也控制在NV存儲器陣列(110)上處理的邊界模式(MM)讀取。匪讀 取是經(jīng)由SA路徑的正常讀取，除非SONOS柵極被驅(qū)動至VMARG(而不是0伏特)。這樣一 來，VMARG的柵極至源極電壓(VGS)在邊界模式讀取期間供應(yīng)至SONOS裝置。該邊界電壓 由VDAC 310提供。如以下所提出的，該SPC供應(yīng)輸入訊號(PNB、MDAC[7:0])給VDAC以用 于控制因而產(chǎn)生之邊界電壓(VMARG)的極性與量。在某些實施例中，SPC (350)可以初始化存儲器陣列的邊界模式讀取以決定在抹除 /程式化期間目標(biāo)VTE (S0N0S抹除Vt值)與目標(biāo)VTP (S0N0S程式化VT)值是否匹配。舉例來說，經(jīng)抹除SONOS裝置具有主要的負VT (稱為VTE)而經(jīng)程式化的SONOS裝 置具有主要的正VT (稱為VTP)。在一些狀況下，可以初始化負邊界模式讀取以決定目標(biāo)VTE 是否避免了過度抹除的達成。雖然不需要擔(dān)心過度程式化的問題，可以初始化正邊界模式 讀取以決定目標(biāo)VTP是否被達成。SPC (350)藉由供應(yīng)合適的PNB訊號給泵控制(340)與邊界電壓DAC (VDAC，310)區(qū) 塊初始化正與負邊界模式讀取。該PNB訊號控制是正或負邊界模式讀取應(yīng)該被執(zhí)行，并且 因此控制那一個電壓泵(320，330)被導(dǎo)通以用于邊界模式讀取。一般而言，該VPOS泵在正 邊界模式讀取期間被開啟，而VNEG泵在負邊界模式讀取期間被開啟。但是當(dāng)賦能超過一個 測試模式時(例如在相同時間賦能負邊界模式與DAA模式時)，VPOS與VNEG泵可以在相同 時間被啟動。在邊界模式讀取期間，VDAC(310)產(chǎn)生邊界電壓(VMARG)，該電壓經(jīng)由測試模式介 面區(qū)塊(300)、HV控制區(qū)塊(120)與HV列區(qū)塊(130)繞線至SONOS電晶體的柵極。該VMARG 的位準(zhǔn)由MDAC[7:0]設(shè)定而PNB訊號供應(yīng)至來自SPC的VDAC。在一個實施例中，如圖13所 示，可以由R-2R階梯與切換器網(wǎng)路產(chǎn)生VMARG。除了來自SPC(350)的PNB與MDAC[7:0]訊號之外，該R-2R階梯與切換器網(wǎng)路從 電壓泵(320與330)接收VPOS與VNEG訊號。在一個實施例中，VDAC (310)可以使用輸入 訊號以產(chǎn)生256個VMARG位準(zhǔn)，范圍在用于正邊界讀取的0伏特與VPOS之間，或是在負邊 界讀取的0伏特與VNEG之間。在0伏特到VPWR范圍之外的VMARG位準(zhǔn)可以用來偵測存儲 器單元臨界電壓(Vts)，該臨界電壓位在供電軌之外。當(dāng)PNB = 1時，該泵控制電路(340)將賦能訊號(ENPOS)繞線至VPOS電壓泵 (320)，使得泵(320)供應(yīng)VPOS給R-2R階梯與切換器網(wǎng)路。這使得VDAC(310)可以產(chǎn)生范 圍在0伏特到VPOS內(nèi)的256個正邊界電壓(VMAG)。該MDAC [7:0]輸入被變動以用于供應(yīng) 漸增的正邊界電壓給存儲器單元直到找到「全部通過」與「全部失敗」的點。該通過/失敗 的點可以經(jīng)由測試模式介面區(qū)塊(300)觀察。舉例來說，該測試模式介面區(qū)塊(300)可以將漸增正VMARG值繞線至存儲器陣列(經(jīng)由VMARG_int)。VMARG造成的臨界電壓(Vts)經(jīng)由測試模式介面區(qū)塊觀察。假如該經(jīng)測量Vt讓所有的存儲器單元通過(也就是沒有單元 傳導(dǎo)電流)，將與該邊界電壓相關(guān)的Vt決定為最糟狀況的VTP(VTP_wc)。將讓所有存儲器 單元失敗(也就是所有的單元都傳導(dǎo)電流)的下一個最高的VMARG設(shè)定決定為最佳狀況的 VTP(VTP_bc)。當(dāng)PNB = 0時，該泵控制電路(340)將賦能訊號(ENNEG)繞線至VNEG電壓泵 (330)，使得泵(330)供應(yīng)VNEG給R-2R階梯與切換器網(wǎng)路。這使得VDAC(310)可以產(chǎn)生范 圍在0伏特到VNEG內(nèi)的256個負邊界電壓(VMAG)。該MDAC [7:0]輸入被變動以用于供應(yīng) 漸增的負邊界電壓給存儲器單元直到找到「全部通過」與「全部失敗」的點。該通過/失敗 的點可以經(jīng)由測試模式介面區(qū)塊(300)觀察。舉例來說，該測試模式介面區(qū)塊(300)可以 將漸增負VMARG值繞線至存儲器陣列(經(jīng)由VMARG_int)。VMARG造成的臨界電壓(Vts)經(jīng) 由測試模式介面區(qū)塊觀察。假如該經(jīng)測量Vt讓所有的存儲器單元通過，將與該邊界電壓相 關(guān)的Vt決定為最糟狀況的VTE (VTE_wc)。將讓所有存儲器單元失敗的下一個最高的VMARG 設(shè)定決定為最佳狀況的VTE(VTE_bc)。該SPC (350)也控制用來可靠地寫入(抹除與程式化)SONOS IT與2T存儲器單 元的演算法，以達成資料保存與忍耐度的需求。這些指稱為「聰明寫入演算法」的演算 法在名為「寫入非易失性存儲器陣列的智慧型方法」共有授權(quán)的臨時專利申請案序號第 61/122，805號中更詳細地討論。由SPC(350)使用的聰明寫入演算法的概要在以下提供。 演算法的進一步說明可以在該共有授權(quán)臨時專利申請案中找到，其中的說明在這里全體并 入。在實施例中，由SPC(350)使用的「聰明寫入演算法」可以藉由避免跨越制程與溫 度邊界之SONOS抹除Vt (VTE)之飽和來最大化資料保存與忍耐度循環(huán)。藉由執(zhí)行多個步 驟避免VTE飽和。首先，該非易失性存儲器陣列被特性化(典型地經(jīng)由制造)以決定應(yīng)該 被用來可靠地寫入非易失性存儲器陣列的輸入。該等輸入包括儲存在暫存器區(qū)塊(260)內(nèi) 的值，而且是以在初始邊界模式讀取期間找到的目標(biāo)VTE與VTP值為基礎(chǔ)。除了陣列特性 化之外，在抹除之前執(zhí)行預(yù)先程式化步驟以將任何經(jīng)抹除電晶體的VTE移動到經(jīng)程式化狀 態(tài)。這藉由避免過度抹除而避免了在后續(xù)抹除上的抹除飽和。在一個實施例中，該SPC —開始預(yù)先程式化所有的目標(biāo)存儲器單元，因此后續(xù)的 抹除陣列可能不會過度抹除已經(jīng)被抹除的存儲器單元。如圖12所示，該預(yù)先程式化訊號典 型地為短持續(xù)期間(例如小于1毫秒)。但是是高程式化電壓(例如大于10. 5伏特)。如 同在以下更詳細討論的，SPC(350)藉由供應(yīng)合適的訊號給泵控制電路(340)與電壓泵(320 與330)來控制預(yù)先程式化訊號的持續(xù)時間和量。除了制程邊界之外，SPC(350)也調(diào)整預(yù) 先程式化訊號的持續(xù)時間及/或量以補償溫度的改變。在一個實施例中，可以根據(jù)從溫度 感測器(360)接收的Tempjal訊號來調(diào)整溫度。該SPC執(zhí)行各種步驟以特性化存儲器陣列并決定使用的輸入以獲得目標(biāo)VTE與 VTP值。在抹除發(fā)生之前，該SPC可以初始化邊界模式讀取以找出位在最佳狀況VTP(VTP_ be)內(nèi)的存儲器單元，因為在最佳狀況VTP內(nèi)的存儲器單元也最可能具有最差狀況 VTE(VTE_wc)。執(zhí)行短持續(xù)期間(例如1毫秒)的第一抹除周期以建立初始抹除電壓臨界 值。在抹除之后，該具有最佳狀況VTP之存儲器單元的Vt經(jīng)量測(舉例來說，使用邊界模式)以建立第一最差狀況VTE(VTE_wcl)。與第一周期相同的第二抹除周期被執(zhí)行以建立第二抹除電壓臨界值。所得的Vt在第二抹除(再一次地使用邊界模式)之后經(jīng)量測以建立 第二最差狀況VTE (VTE_wc2)。該經(jīng)量測VTE_wcl與VTE_wc2值與該抹除周期時間(例如1毫秒)一起使用以計 算抹除速度。來自第二抹除(VTE_wc2)的最差狀況VTE與決定的目標(biāo)VTE位準(zhǔn)(例如如上 面討論到的，在初始邊界模式讀取期間)做比較。該抹除的速度可以與VTE_wc2與目標(biāo)VTE 位準(zhǔn)之間的差異一起使用以計算在一個實施例中用來驅(qū)動NV存儲器陣列的所有位元到目 標(biāo)VTE位準(zhǔn)的抹除脈波寬度。在一個實施例中，該目標(biāo)VTE典型地為所有經(jīng)抹除存儲器單 元中最高或最正的Vt (也就是所有可能在量更大或是更負的其他存儲器單元中的VTE)。在 一個實施例中，使用以上計算過的抹除脈波寬度的第三抹除周期以將所有存儲器單元的Vt 移動至目標(biāo)VTE位準(zhǔn)。該所得的Vt經(jīng)測是并與目標(biāo)VTE位準(zhǔn)做比較。假如經(jīng)量測的Vt在 期待中，可以在后續(xù)的抹除操作中使用上面提及的抹除脈波寬度?？梢允褂妙愃频难菟惴ㄒ詻Q定合適的程式化脈波寬度。該程式化演算法藉由監(jiān)測 具有最佳狀況VTE(VTE_bc)的存儲器單元而與抹除演算法有所不同，因為該存儲器單元最 可能具有最差狀況VTP (VTP_wc)。在執(zhí)行第三抹除周期(如以上討論)后，該具有最佳狀況 VTE之存儲器單元的Vt被量測并與目標(biāo)VTP做比較。在一個實施例中，假如在第三抹除周 期之后經(jīng)量測的Vt在預(yù)料之中，與該目標(biāo)VTP有關(guān)(而且是在初始化邊界模式讀取期間決 定)的程式化脈波寬度可以用在后續(xù)的程式化操作中。在替代性的實施例中，該SPC可以 簡單地使用長程式化脈波寬度，該脈波寬度保證了足夠正的VTP。過度程式化不是一個問題。但是在程式化時有一個狀況可以列入考量。如同以 上注意到的，在一個實施例中，在程式化期間，所有被禁止的存儲器單元(也就是經(jīng)抹除單 元)被給定一個軟性的程式化偏壓(也就是顯示在圖4中的VBL禁止偏壓)。這個偏壓可 以稍微提高被禁止存儲器單元的VTE，因此VTE_wc應(yīng)該被檢查以確保在具有資料保存的邊 界下它仍然是負的。如上面注意到的，在這里說明的存儲器架構(gòu)使用了雙電壓泵(VP0S電壓泵320與 VNEG電壓泵330)以實行HV預(yù)先程式化、抹除與程式化操作。當(dāng)直接施加VPOS與VNEG到 SONOS IT或2T存儲器單元時，以這樣的方式施加HV偏壓，如此該VPOS與VNEG量的總和產(chǎn) 生了用于預(yù)先程式化、抹除與程式化的HV偏壓。如同以下更詳細說明的，SPC(350)根據(jù)執(zhí) 行的操作控制由電壓泵(320與330)產(chǎn)生之VPOS與VNEG訊號的量與持續(xù)時間。在一些狀 況中，也可以調(diào)整該VPOS與VNEG訊號以補償溫度。如圖1與圖12所示，該VPOS與VNEG訊號的量借著PDAC[4:0]值與NDAC[4:0]值 被獨立控制，該兩個值由SPC(350)設(shè)定并且儲存在暫存器區(qū)塊(260)中。在一個實施例中， 該PDAC[4:0]暫存器可以提供大約4.3伏特到7.4伏特范圍的￥ 05，而該冊々([4:0]暫存 器提供大約-1. 4伏特到-4. 5伏特范圍的VNEG。可以在其他實施例中使用替代性的電壓 范圍。該PDAC[4 0]與NDAC[4 0]值供應(yīng)至VPOS與VNEG電壓泵以設(shè)定VPOS與VNEG訊號 的量。該SPC(350)根據(jù)要執(zhí)行的HV操作(預(yù)先程式化、抹除、程式化)設(shè)定VPOS與VNEG 訊號的量。在一個實施例中，可以施加大約6伏特的VPOS與大約-4伏特的VNEG到SONOS 裝置的終端以提供+10伏特的程式化電壓或-10伏特的抹除電壓?？梢栽谄渌麑嵤├惺?用VPOS與VNEG的替代值。
除了量之外，SPC (350)控制由電壓泵電路(320與330)產(chǎn)生之VPOS與VNEG訊號的持續(xù)時間。如圖1與圖12所示，SPC(350)供應(yīng)泵賦能(PE)訊號給泵控制電路(340)，而該 泵控制電路(340)產(chǎn)生用于在相同時間賦能VPOS(320)與VNEG(330)電壓泵的泵訊號。對于 預(yù)先程式化、抹除與程式化的每一種功能，該PE訊號的持續(xù)時間(與該泵訊號的持續(xù)時間) 可以被以不同方式設(shè)定。如圖12所示，在一個實施例中，一個相對短的PE持續(xù)時間(Tj)re_ prg)可以用來預(yù)先程式化，一個稍微長的PE持續(xù)時間(Tjrg)可以用來程式化，而一個更長 的PE持續(xù)時間(T_ers)可以用來抹除。該程式化與抹除訊號的持續(xù)時間(也就是該Tj)rg 與T_ers脈波寬度)可以藉由以上說明而且在共有授權(quán)申請案中的聰明寫入演算法來決定。此外，可以調(diào)整該VPOS與VNEG訊號以補償在溫度上的變動。舉例來說，HV程式 化與抹除操作典型地在冷溫度時較慢而在熱溫度時較快。為了對溫度作補償，SPC (350)可 以使用從溫度感測器(360)接收的Tempjal以獨立調(diào)整PE持續(xù)時間及/或每一個HV操 作儲存在PDAC[4:0]與NDAC[4:0]暫存器內(nèi)的值。這樣的調(diào)整會使得在這里說明的存儲器 架構(gòu)符合寫入速度的需求，甚至是在溫度變動之間。從上面提供的說明，清楚地說明了使用很多設(shè)定以組構(gòu)NV存儲器陣列(110)。一 些組構(gòu)設(shè)定由SPC(350)控制并儲存在組構(gòu)暫存器(260)內(nèi)。在暫存器區(qū)塊(260)中儲存 組構(gòu)設(shè)定使得該等設(shè)定可以調(diào)整(例如考慮到制程及/或溫度變動)，因此可以在每一次 的電力重置(POR)施加正確的設(shè)定給存儲器陣列。在一個實施例中，可調(diào)整的組構(gòu)設(shè)定可 以包括供應(yīng)至IREF產(chǎn)生器(240)的IDAC[4:0]與Slope [2:0]設(shè)定、供應(yīng)至BL電壓產(chǎn)生器 (380)的BDAC[3:0]設(shè)定與供應(yīng)至泵控制電路(340)與電壓泵(320,330)的PDAC[4:0]、 NDAC [4:0]與 PE 設(shè)定。用在NV存儲器讀取的POR但不隨著制程或溫度改變的組構(gòu)設(shè)定可以作為金 屬選擇。非可調(diào)整組構(gòu)設(shè)定的例子可以包括供應(yīng)至選擇區(qū)塊(270)的ITIM[3:0]與 ITIMAUT[3:0]訊號。沒有必需的調(diào)整，該等訊號可以用固定的存儲器密度為基礎(chǔ)。在某些 實施例中，該存儲器架構(gòu)可以被設(shè)計以符合超過一種規(guī)格(像是產(chǎn)業(yè)與自動規(guī)格)及/或 以維持在極限狀態(tài)下(像是低VPWR或高溫)的可靠操作。舉例來說，該AUT0_TIM與XTRM_ TIM訊號可以是施加在POR上的可調(diào)整組構(gòu)設(shè)定。如以上討論的，該AUT0_TIM訊號可以被 調(diào)整以藉由選定特殊存儲器速度來符合產(chǎn)業(yè)與自動規(guī)格。此外，該XTRM_TIM訊號可以被調(diào) 整以確保在極限狀態(tài)下的可靠存儲器讀取。在某些實施例中，SPC(350)可以控制除了以上所說明之外的NV存儲器架構(gòu)的特 性與功能。舉例來說，SPC(350)藉由施加合適測試模式(例如TM[2:0])訊號至此，可以控 制由測試模式介面區(qū)塊(300)執(zhí)行的測試模式。可以供應(yīng)不同的TM[2:0]訊號給介面區(qū)塊 以執(zhí)行邊界模式讀取或是VWL位準(zhǔn)的特性化。假如初始類比位準(zhǔn)是錯的，或是希望有其他 的類比位準(zhǔn)，另一個TM[2:0]訊號可以強迫類比訊號進入存儲器陣列。供應(yīng)至測試模式介 面的訊號(例如VP0S、VNEG、VMARG與其他來自該陣列的類比訊號)可以在存儲器架構(gòu)外經(jīng) 由 I/O 接腳 Test_Padl 與 Test_Pad2 觀察。習(xí)于具有本揭露之利益之技術(shù)者將了解到本發(fā)明說明了一種非易失性存儲器架 構(gòu)。本發(fā)明各種方面的進一步修改與替代性實施例以本說明的觀點來看對于習(xí)于該技術(shù)者 來說是顯而易見的。因此其意圖在于讓下列的申請專利范圍被解讀成具有所有這一類的修 改與改變，而該說明書與圖式被視為是例示性的而非是限制性的概念。
權(quán)利要求
一種存儲器架構(gòu)，其特征在于，包含非易失性存儲器單元的陣列；及一對獨立控制電壓泵，該等泵耦合以用于在程式化與抹除操作期間供應(yīng)正負偏壓給存儲器陣列，如此一來正負偏壓之量的總和會施加跨越于所存取的存儲器單元的儲存節(jié)點上。
2.如權(quán)利要求1所述的存儲器架構(gòu)，其特征在于，進一步包含多個用于儲存可程式化 值的多個暫存器，該等可程式化值由電壓泵使用以獨立控制該正偏壓與負偏壓的量。
3.如權(quán)利要求2所述的存儲器架構(gòu)，其特征在于，進一步包含處理器，該處理器耦合以 用于決定與設(shè)定儲存在該等多個暫存器內(nèi)的可程式化值。
4.如權(quán)利要求3所述的存儲器架構(gòu)，其特征在于，該處理器獨立選定用于預(yù)先程式化、 抹除與程式化的每一操作的可程式化值。
5.如權(quán)利要求4所述的存儲器架構(gòu)，其特征在于，該處理器根據(jù)從溫度感測器接收的 溫度量測來調(diào)整該可程式化值。
6.如權(quán)利要求2所述的存儲器架構(gòu)，其特征在于，進一步包含控制機制，該控制機制耦 合至該等電壓泵以用于控制正偏壓與負偏壓的持續(xù)時間。
7.如權(quán)利要求6所述的存儲器架構(gòu)，其特征在于，該處理器進一步耦合以供應(yīng)泵賦能 訊號給該控制機制，及其中該泵賦能訊號的持續(xù)時間控制該正偏壓與負偏壓的持續(xù)時間。
8.如權(quán)利要求7所述的存儲器架構(gòu)，其特征在于，該處理器獨立選定用于預(yù)先程式化、 抹除與程式化的每一操作的泵賦能訊號的持續(xù)時間。
9.如權(quán)利要求7所述的存儲器架構(gòu)，其特征在于，該處理器根據(jù)從溫度感測器接收的 溫度量測來調(diào)整該泵賦能訊號的持續(xù)時間。
10.如權(quán)利要求1所述的存儲器架構(gòu)，其特征在于，該非易失性存儲器單元中的每一者 包含具有柵極端、漏極端、源極端與井區(qū)端的儲存電晶體。
11.如權(quán)利要求10所述的存儲器架構(gòu)，其特征在于，在抹除操作期間，施加負偏壓到所 存取存儲器單元的儲存電晶體的柵極端，施加正偏壓到所存取存儲器單元的儲存電晶體的 漏極端、源極端與井區(qū)端。
12.如權(quán)利要求11所述的存儲器架構(gòu)，其特征在于，在抹除操作期間，施加正偏壓到所 有非選定存儲器單元內(nèi)的儲存電晶體的柵極端。
13.如權(quán)利要求10所述的存儲器架構(gòu)，其特征在于，在程式化操作期間，施加正偏壓到 所存取存儲器單元的儲存電晶體的柵極端，施加負偏壓到所存取存儲器單元的儲存電晶體 的漏極端、源極端與井區(qū)端。
14.如權(quán)利要求13所述的存儲器架構(gòu)，其特征在于，在程式化操作期間，施加負偏壓到 所有非選定存儲器單元內(nèi)的儲存電晶體的柵極端，施加禁止偏壓到所有非選定存儲器單元 內(nèi)的儲存電晶體的漏極端與源極端。
15.如權(quán)利要求10所述的存儲器架構(gòu)，其特征在于，從一個包含SONOS電晶體與浮動?xùn)?極電晶體的群組中選定該儲存電晶體。
16.如權(quán)利要求1所述的存儲器架構(gòu)，其特征在于，進一步包含電壓數(shù)位至類比轉(zhuǎn)換器 VDAC，該轉(zhuǎn)換器耦合至該等電壓泵以用于接收正偏壓VPOS與負偏壓VNEG。
17.如權(quán)利要求16所述的存儲器架構(gòu)，其特征在于，該VDAC組構(gòu)以用于產(chǎn)生范圍在0伏特與VPOS之間的正電壓，其中該正電壓供應(yīng)到該非易失性存儲器單元的陣列以用于執(zhí) 行正邊界模式讀取操作。
18.如權(quán)利要求16所述的存儲器架構(gòu)，其特征在于，該VDAC組構(gòu)以產(chǎn)生產(chǎn)生范圍在 0伏特與VNEG之間的負電壓，其中該負電壓供應(yīng)到該非易失性存儲器單元的陣列以用于執(zhí) 行負邊界模式讀取操作。
19.如權(quán)利要求1所述的存儲器架構(gòu)，其特征在于，進一步包含測試介面，該測試介面 耦合以用于將正偏壓與負偏壓繞線到存儲器架構(gòu)外面。
20.一種用于抹除或程式化存儲器單元的方法，其特征在于，該方法包含產(chǎn)生正偏壓 與負偏壓；在程式化操作與抹除操作期間供應(yīng)正偏壓與負偏壓給存儲器單元；及其中在產(chǎn)生的步驟之前，該方法進一步包含獨立控制用于程式化與抹除的每一操作的 正偏壓的量與負偏壓的量。
21.如權(quán)利要求20所述的方法，其特征在于，在產(chǎn)生的步驟之前，該方法進一步包含獨 立控制用于程式化與抹除的每一操作的正偏壓的持續(xù)時間與負偏壓的持續(xù)時間。
22.如權(quán)利要求21所述的方法，其特征在于，在產(chǎn)生的步驟之前，該方法進一步包含根 據(jù)溫度量測調(diào)整該正偏壓與負偏壓的量與持續(xù)時間。
全文摘要
在這里說明的實施例中，揭露了一種存儲器架構(gòu)，該存儲器架構(gòu)具有非易失性存儲器單元的陣列與一對獨立控制的電壓泵。該對電壓泵耦合以用于在程式化與抹除操作期間供應(yīng)正負偏壓給存儲器陣列，如此一來正負偏壓之量的總和會施加跨越于經(jīng)存取存儲器單元的儲存節(jié)點上。
文檔編號G11C7/22GK101828232SQ200980000246
公開日2010年9月8日 申請日期2009年9月18日 優(yōu)先權(quán)日2008年9月22日
發(fā)明者伊葛·葛茲尼索夫, 保羅·露絲, 克里斯堤涅·松特, 斐德列克·杰能, 波丹·喬治克, 維杰·司林尼瓦莎拉哈凡, 萊恩·希洛斯, 詹姆士·邁爾斯, 里奧那德·吉特蘭 申請人:賽普拉斯半導(dǎo)體公司