專利名稱：Cmos靜態(tài)隨機(jī)存取存儲(chǔ)器/只讀存儲(chǔ)器統(tǒng)一存儲(chǔ)單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)單元(memory cell)、包括多個(gè)這種單元的存儲(chǔ)器件、以及信息存儲(chǔ)和恢復(fù)系統(tǒng)。
背景技術(shù)：
通常，目前的存儲(chǔ)器設(shè)計(jì)將靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)塊和只讀存儲(chǔ)器(ROM)塊布置成完全分離的陣列。這些陣列隨后并不物理地彼此接近并且不共享相同的基本單元布局。結(jié)果，所述SRAM塊和ROM塊通常具有分離的地址解碼電路、輸出讀出(sensing)和多路復(fù)用電路、以及定時(shí)電路。這種情形的一些共同不利后果是增加了整體電路復(fù)雜度、占地面積(footprint)、和功耗及損耗。 現(xiàn)在已經(jīng)出現(xiàn)了其中SRAM塊和ROM塊使用公共地址解碼電路或者共享讀出放大器的設(shè)計(jì)。相對(duì)于近來(lái)，少數(shù)設(shè)計(jì)在相同的基本單元布局中統(tǒng)一了物理鄰近的SRAM塊和R0M塊。然而，這些早期統(tǒng)一的設(shè)計(jì)仍舊具有許多缺陷。 例如，Liaw等人的美國(guó)專利No. 6， 826， 073(下文中是Liaw '073)示教了一種組合單元，其將第七晶體管ROM電路添加到實(shí)際上傳統(tǒng)的六晶體管SRAM電路。不幸的是，其結(jié)果具有許多限制。例如，得到的存儲(chǔ)單元具有單條字線；用于其SRAM功能的位線和位非(bitnot)線(S卩，傳統(tǒng)的差分結(jié)構(gòu))；并且還具有用于其ROM功能的第三位線。當(dāng)Liaw'073的單條字線被使能時(shí)，它的SRAM和ROM功能被共同訪問(wèn)，并且兩者的存儲(chǔ)狀態(tài)看起來(lái)穿過(guò)這三條位線。然后，它落在(fall upon)"下游"電路，所述"下游電路"是必須提供的并且此處用于選出是讀取了 RAM還是讀取了 R0M。 統(tǒng)一存儲(chǔ)單元設(shè)計(jì)的另一示例是You等人的美國(guó)專利No. 6， 128， 218(下文中是You'218)。該示例示教了一種混合存儲(chǔ)器件，其包括大致傳統(tǒng)的六晶體管SRAM電路和四晶體管ROM電路。[You '218也示教了一種此處無(wú)關(guān)的六晶體管SRAM和六晶體管2XR0M單元]。按照傳統(tǒng)，并且因此與Liaw '073不同，You '218對(duì)于它的SRAM和ROM功能僅采用差分位線和位非線布置。對(duì)于它的SRAM功能，You '218采用RAM字線，但是對(duì)于它的ROM功能，它采用ROM字線和ROM激活線。因此，You '218使用在傳統(tǒng)的兩晶體管ROM單元中使用的晶體管至少兩倍的晶體管，并且使用這種類型的單元要求復(fù)雜的"上游"地址解碼電路。 因此，仍舊存在一種對(duì)統(tǒng)一的SRAM/ROM單元的需求，其有效地物理地集成為相同的基本單元布局，而不會(huì)增加比離散的SRAM單元和ROM單元解決方案更多的晶體管數(shù)目，并且使用簡(jiǎn)單且基本傳統(tǒng)的位線和字線結(jié)構(gòu)。

發(fā)明內(nèi)容
本發(fā)明的一 目的是提供SRAM/ROM統(tǒng)一存儲(chǔ)單元(bit cell)。 本發(fā)明的一方面提供了一種存儲(chǔ)單元，包括位讀出線和位非讀出線(bitnot
sense line);隨機(jī)存取存儲(chǔ)器(RAM)字線和只讀存儲(chǔ)器(ROM)字線；靜態(tài)RAM (SRAM)存儲(chǔ)單元，其耦接在所述位讀出線與所述位非讀出線之間，并且響應(yīng)于所述RAM字線上的信號(hào)；ROM存儲(chǔ)單元，其耦接在所述位讀出線與所述位非讀出線之間，并且響應(yīng)于所述ROM字線上的信號(hào)；和所述ROM存儲(chǔ)單元包括第一 ROM傳輸晶體管、第二 ROM傳輸晶體管、用于將所述第一 ROM傳輸晶體管永久地編程連接到電壓線和地線之一的第一節(jié)點(diǎn)、以及用于將所述第二 ROM傳輸晶體管永久地編程連接到所述電壓線和所述地線之一的第二節(jié)點(diǎn)。
簡(jiǎn)言之，本發(fā)明的實(shí)施例是一種統(tǒng)一存儲(chǔ)單元。提供了位讀出線和位非讀出線、以及隨機(jī)存取存儲(chǔ)器(RAM)字線和只讀存儲(chǔ)器(ROM)字線。該統(tǒng)一存儲(chǔ)單元將靜態(tài)RAM (SRAM)存儲(chǔ)單元與ROM存儲(chǔ)單元進(jìn)行統(tǒng)一。SRAM存儲(chǔ)單元耦接在位讀出線與位非讀出線之間，并且它響應(yīng)于RAM字線上的信號(hào)。ROM存儲(chǔ)單元也耦接在位讀出線與位非讀出線之間，并且它響應(yīng)于ROM字線上的信號(hào)。ROM存儲(chǔ)單元具體地包括第一 ROM傳輸晶體管和用于將所述第一ROM傳輸晶體管永久地編程連接到電壓線或地線的第一節(jié)點(diǎn)。ROM存儲(chǔ)單元進(jìn)一步包括第二ROM傳輸晶體管以及用于將所述第二ROM傳輸晶體管永久地編程連接到所述電壓線或所述地線的第二節(jié)點(diǎn)。 本發(fā)明的另一方面提供了一種存儲(chǔ)單元，包括用于差分地讀出存儲(chǔ)單元的存儲(chǔ)狀態(tài)的位讀出部件和位非讀出部件；用于訪問(wèn)存儲(chǔ)單元的RAM位存儲(chǔ)的隨機(jī)存取存儲(chǔ)器(RAM)訪問(wèn)部件；用于訪問(wèn)存儲(chǔ)單元的ROM位存儲(chǔ)的只讀存儲(chǔ)器(ROM)訪問(wèn)部件；用于提供存儲(chǔ)單元的所述RAM位存儲(chǔ)的靜態(tài)RAM (SRAM)位存儲(chǔ)部件，其中所述SRAM位存儲(chǔ)部件耦接在所述位讀出部件與所述位非讀出部件之間，并且響應(yīng)于所述RAM訪問(wèn)部件；ROM位存儲(chǔ)部件提供存儲(chǔ)單元的所述ROM位存儲(chǔ)，其中所述ROM位存儲(chǔ)部件耦接在所述位讀出部件與所述位非讀出部件之間，并且響應(yīng)于所述ROM訪問(wèn)部件；所述ROM位存儲(chǔ)部件包括第一 ROM傳輸晶體管、第二ROM傳輸晶體管、用于將所述第一ROM傳輸晶體管永久地編程連接到電壓線和地線之一的第一編程部件、以及用于將所述第二 ROM傳輸晶體管永久地編程連接到所述電壓線和所述地線之一的第二編程部件。所述SRAM位存儲(chǔ)部件可以包括傳統(tǒng)的六晶體管型RAM電路。
所述SRAM位存儲(chǔ)部件可以包括第一RAM傳輸晶體管和第二RAM傳輸晶體管；其中所述第一 RAM傳輸晶體管、所述第二 RAM傳輸晶體管、所述第一 ROM傳輸晶體管、和所述第二 ROM傳輸晶體管基本相同。 所述第一 RAM傳輸晶體管、所述第二 RAM傳輸晶體管、所述第一 ROM傳輸晶體管、和所述第二 ROM傳輸晶體管可以共享一公用阱區(qū)。所述第一 RAM傳輸晶體管和所述第一ROM傳輸晶體管可以共享連接到所述位讀出線的公共第一連接部件；和所述第二 RAM傳輸晶體管和所述第二ROM傳輸晶體管可以共享連接到所述位非讀出線的公共第二連接部件。在一個(gè)實(shí)施例中，所述第一 RAM傳輸晶體管、所述第二 RAM傳輸晶體管、所述第一 ROM傳輸晶體管、和所述第二ROM傳輸晶體管是n型金屬氧化物半導(dǎo)體(nMOS)器件；所述阱區(qū)是p型材料的P阱或者P襯底區(qū)；和所述第一連接部件將第一 RAM傳輸晶體管的漏極和所述第一 ROM傳輸晶體管的漏極進(jìn)行連接；和所述第二連接部件將第二 RAM傳輸晶體管的漏極和所述第二 ROM傳輸晶體管的漏極進(jìn)行連接。 在一個(gè)實(shí)施例中，所述第一編程部件包括被編程地添加來(lái)將所述第一ROM傳輸晶體管的端子連接到所述電壓線和所述地線之一的第一過(guò)孔(via);所述第二編程部件包括被編程地添加來(lái)將所述第二 ROM傳輸晶體管的端子連接到所述電壓線和所述地線之一的
5第二過(guò)孔；并且由此所述第一編程部件將所述第一 ROM傳輸晶體管連接到所述電壓線且所 述第二編程部件將所述第二 ROM傳輸晶體管連接到所述地線，以便使用第一有效存儲(chǔ)狀態(tài) 對(duì)所述ROM位存儲(chǔ)部件編程，或者由此所述第一編程部件將所述第一 ROM傳輸晶體管連接 到所述地線且所述第二編程部件將所述第二 ROM傳輸晶體管連接到所述電壓線，以便使用 第二有效存儲(chǔ)狀態(tài)對(duì)所述ROM位存儲(chǔ)部件編程。所述第一 ROM傳輸晶體管和所述第二 ROM 傳輸晶體管可以是n型金屬氧化物半導(dǎo)體(nMOS)器件；其中所述第一 ROM傳輸晶體管的所 述端子是源極，并且所述第二 ROM傳輸晶體管的所述端子是源極。 在一個(gè)實(shí)施例中，所述第一編程部件包括第一傳導(dǎo)帶，該第一傳導(dǎo)帶被編程地添 加來(lái)將所述第一 ROM傳輸晶體管的端子連接到所述電壓線和所述地線之一 ；所述第二編程 部件包括第二傳導(dǎo)帶，該第二傳導(dǎo)帶被編程地添加來(lái)將所述第二 ROM傳輸晶體管的端子連 接到所述電壓線和所述地線之一 ；和其中由此所述第一編程部件將所述第一 ROM傳輸晶體 管連接到所述電壓線和所述第二編程部件將所述第二 ROM傳輸晶體管連接到所述地線，以 便使用第一有效存儲(chǔ)狀態(tài)對(duì)所述ROM位存儲(chǔ)部件編程，或者由此所述第一編程部件將所述 第一 ROM傳輸晶體管連接到所述地線和所述第二編程部件將所述第二 ROM傳輸晶體管連接 到所述電壓線，以便使用第二有效存儲(chǔ)狀態(tài)對(duì)所述ROM位存儲(chǔ)部件編程。所述第一 ROM傳 輸晶體管和所述第二ROM傳輸晶體管是n型金屬氧化物半導(dǎo)體(nMOS)器件；其中所述第一 ROM傳輸晶體管的所述端子是源極并且所述第二 ROM傳輸晶體管的所述端子是源極。
本發(fā)明也提供了一種存儲(chǔ)器件，包括多個(gè)存儲(chǔ)單元，每個(gè)單元包括位讀出線和 位非讀出線；隨機(jī)存取存儲(chǔ)器(RAM)字線和只讀存儲(chǔ)器(ROM)字線；靜態(tài)RAM(SRAM)存儲(chǔ) 單元，其耦接在所述位讀出線與所述位非讀出線之間，并且響應(yīng)于所述RAM字線上的信號(hào)； ROM存儲(chǔ)單元，其耦接在所述位讀出線與所述位非讀出線之間，并且響應(yīng)于所述ROM字線上 的信號(hào)；和所述ROM存儲(chǔ)單元包括第一 ROM傳輸晶體管、第二 ROM傳輸晶體管、用于將所述 第一ROM傳輸晶體管永久地編程連接到電壓線和地線之一的第一節(jié)點(diǎn)、以及用于將所述第 二 ROM傳輸晶體管永久地編程連接到所述電壓線和所述地線之一的第二節(jié)點(diǎn)。在一個(gè)實(shí)施 例中，N個(gè)所述存儲(chǔ)單元的塊共同具有單條位讀出線和單條位非讀出線、以及N條相應(yīng)RAM 字線和N條相應(yīng)ROM字線。 存儲(chǔ)器件的實(shí)施例包括多個(gè)塊，每個(gè)塊包括N個(gè)所述存儲(chǔ)單元，N個(gè)存儲(chǔ)單元的每 個(gè)塊共同具有單條位讀出線和單條位非讀出線、以及N條相應(yīng)RAM字線和N條相應(yīng)ROM字 線，N條ROM字線和N條RAM字線共用于所有所述塊。 本發(fā)明還提供了一種信息存儲(chǔ)和恢復(fù)系統(tǒng)，包括存儲(chǔ)器件、用于相應(yīng)塊的讀出放 大器、以及連接到RAM和ROM字線的解碼器。信息存儲(chǔ)和恢復(fù)系統(tǒng)可以具有共用于RAM存 儲(chǔ)單元和ROM存儲(chǔ)單元的定時(shí)電路。 鑒于實(shí)現(xiàn)本發(fā)明的最佳當(dāng)前已知的模式的描述以及此處所描述且附圖中圖示的 優(yōu)選實(shí)施例的工業(yè)應(yīng)用，本發(fā)明的這些和其它方面以及優(yōu)點(diǎn)對(duì)于本領(lǐng)域的普通技術(shù)人員來(lái) 說(shuō)將變得明顯。


從結(jié)合所附附圖的下列詳細(xì)描述中，本發(fā)明的目的和優(yōu)點(diǎn)將顯而易見(jiàn)，附圖中
圖1是描繪根據(jù)本發(fā)明的只讀隨機(jī)存取存儲(chǔ)器(RORAM)的方框圖，在示例性集成電路應(yīng)用中該R0RAM被微處理器采用； 圖2是描繪根據(jù)本發(fā)明的SRAM/ROM存儲(chǔ)單元的示意圖，S卩，如在圖1中的RORAM 中使用的單元的描繪； 圖3是圖2的SRAM/ROM存儲(chǔ)單元的另一示例性示圖，此處示出了更多細(xì)節(jié)并且呈 現(xiàn)了發(fā)明人的當(dāng)前優(yōu)選實(shí)施例； 圖4是圖3中所示的SRAM/ROM存儲(chǔ)單元的實(shí)施例的物理布局圖； 圖5是描繪包括多個(gè)圖2的SRAM/ROM存儲(chǔ)單元的NX6陣列的示意圖； 圖6是描繪包括三個(gè)圖5的NX6陣列、以及公共外圍電路的NX18塊的示意和 圖7是描繪512X 18存儲(chǔ)器的示意圖，該512X 18存儲(chǔ)器包括四個(gè)64X 18塊(例 如，每個(gè)64X18塊包括一組四個(gè)圖6的NX18塊，其中N二 64)、以及外圍電路。
在附圖的各個(gè)圖中，相同的標(biāo)記用于表示相同或類似的元件或步驟。
具體實(shí)施例方式
本發(fā)明的優(yōu)選實(shí)施例是CM0S SRAM/R0M統(tǒng)一存儲(chǔ)單元。如此處各個(gè)附圖中所示， 并且具體地如圖2-圖4的示圖中，本發(fā)明的優(yōu)選實(shí)施例通過(guò)一般參考符號(hào)30來(lái)描述。
對(duì)于上下文，圖1是描繪根據(jù)本發(fā)明的只讀隨機(jī)存取存儲(chǔ)器(R0RAM10)的方框圖， 在示例性集成電路應(yīng)用14中該R0RAM被微處理器12采用。R0RAM 10和微處理器12經(jīng)由 控制信號(hào)總線16、數(shù)據(jù)信號(hào)總線18和地址信號(hào)總線20進(jìn)行通信。 圖2是描繪根據(jù)本發(fā)明的SRAM/R0M存儲(chǔ)單元30的示意圖，S卩，示出了如在圖1中 的RORAM 10中使用的單元。SRAM/R0M存儲(chǔ)單元30包括SRAM存儲(chǔ)單元32，其通?？梢允?傳統(tǒng)的六晶體管類型(也請(qǐng)參考圖3和圖4) 。 SRAM/ROM存儲(chǔ)單元30另外包括ROM存儲(chǔ)單 元34，其如此處所示(在圖3和圖4中)通?？梢允莻鹘y(tǒng)的兩晶體管類型。
SRAM存儲(chǔ)單元32具體地包括傳輸晶體管36a_b (如所示)，并且ROM存儲(chǔ)單元34 具體地包括傳輸晶體管38a-b(如所示)。此處傳輸晶體管36a-b、38a-b基本相同，但是R0M 存儲(chǔ)單元34的傳輸晶體管38a-b被束縛于在編程節(jié)點(diǎn)44的Vdd/Vss 40或者地42用以位 編程。因此SRAM存儲(chǔ)單元32和ROM存儲(chǔ)單元34的物理布局基本相同。SRAM存儲(chǔ)單元32 和ROM存儲(chǔ)單元34共同連接到位讀出線46 (BL)和位非讀出線48 (BLN)，并且提供了唯一的 RAM字線50和唯一的ROM字線52，如所示。 如上面背景技術(shù)部分所討論的，RAM型存儲(chǔ)器傳統(tǒng)地具有如它們需要的那樣的外 圍電路，并且ROM型存儲(chǔ)器分離地具有如它們需要的那樣的外圍電路。本發(fā)明人已經(jīng)觀察 到，為了應(yīng)付冗余，這是不合理的并且電路占地面積、材料、功率和設(shè)計(jì)資源通常非常浪費(fèi)。
圖3是SRAM/R0M存儲(chǔ)單元30的另一示意圖，此處示出了更多細(xì)節(jié)并且與發(fā)明人 的當(dāng)前優(yōu)選實(shí)施例一致。本領(lǐng)域的普通技術(shù)人員將會(huì)理解圖3中的示意圖是圖2中的概念 示意圖的簡(jiǎn)單擴(kuò)展。虛線塊示出了 SRAM/R0M存儲(chǔ)單元30、 SRAM存儲(chǔ)單元32和ROM存儲(chǔ) 單元34。而且，靜態(tài)隨機(jī)存取存儲(chǔ)器存儲(chǔ)單元(SRAM存儲(chǔ)單元32)與只讀存儲(chǔ)器存儲(chǔ)單元 (R0M存儲(chǔ)單元34)組合，并且這些單元共享公共的數(shù)據(jù)位線(位讀出線46(BL))以及它的 互補(bǔ)數(shù)據(jù)位非線(位非讀出線48(BLN))。位讀出線46和位非讀出線48形成差分位線。當(dāng) SRAM/R0M存儲(chǔ)單元30被讀取時(shí)，通過(guò)使能RAM字線50或者ROM字線52，位讀出線46處的高電壓和位非讀出線48處的低電壓將表示二進(jìn)制1值，并且相反地，位讀出線46處的低電 壓和位非讀出線48處的高電壓將表示二進(jìn)制0值。二進(jìn)制1值和二進(jìn)制0值的表示也可 以通過(guò)位讀出線46處的低電壓和位非讀出線48處的高電壓來(lái)表示以便表示二進(jìn)制1值， 并且相反地，通過(guò)位讀出線46處的高電壓和位非讀出線48處的低電壓來(lái)表示以便表示二 進(jìn)制0值。 圖4是圖3中所示的SRAM/ROM存儲(chǔ)單元30的實(shí)施例的物理布局圖。此處，實(shí)線 塊示出了 SRAM/ROM存儲(chǔ)單元30、 SRAM存儲(chǔ)單元32、 ROM存儲(chǔ)單元34以及圖4中所示的公 共P襯底或P阱區(qū)60。 P阱區(qū)60包括共享連接到位讀出線46的公共漏極62的傳輸晶體 管36a和38a的nMOS示例，并且P阱區(qū)60也包括共享連接到位非讀出線48的公共漏極64 的傳輸晶體管36b和38b的nMOS示例。在這種結(jié)構(gòu)中組合存儲(chǔ)單元32、34會(huì)導(dǎo)致更小的 物理存儲(chǔ)器布局。 nMOS晶體管66、68以及pMOS晶體管70 、72包括用于SRAM存儲(chǔ)單元32的鎖存器。 nMOS傳輸晶體管36a、36b是被用來(lái)當(dāng)SRAM存儲(chǔ)單元32被讀取或?qū)懭霑r(shí)將SRAM存儲(chǔ)單元 32連接到位讀出線46和位非讀出線48的傳輸晶體管。晶體管36a-b、66、68、70、72的這種 配置是經(jīng)典六晶體管("6T")靜態(tài)隨機(jī)存取存儲(chǔ)器("SRAM")存儲(chǔ)單元。
由微處理器12 (圖1)通過(guò)將電壓施加到多晶硅RAM字線50，讀取SRAM/ROM存儲(chǔ) 單元30的SRAM存儲(chǔ)單元32。這導(dǎo)通了 nMOS傳輸晶體管36a并且導(dǎo)通了 nMOS傳輸晶體管 36b ，所述nMOS傳輸晶體管36a使用被nMOS晶體管66或pMOS晶體管70驅(qū)動(dòng)的SRAM存儲(chǔ) 單元32(晶體管66 、68 、70 、72)中存在的電壓值來(lái)驅(qū)動(dòng)位讀出線46，所述nMOS傳輸晶體管 36b使用被nMOS晶體管68或pMOS晶體管72驅(qū)動(dòng)的SRAM存儲(chǔ)單元32 (晶體管66 、68 、70、 72)中存在的電壓值來(lái)驅(qū)動(dòng)位非讀出線48。 由微處理器12 (圖1)通過(guò)將電壓施加到多晶硅ROM字線52，讀取SRAM/ROM存儲(chǔ) 單元30的ROM存儲(chǔ)單元34。這導(dǎo)通了 nMOS傳輸晶體管38a并且導(dǎo)通了 nMOS傳輸晶體管 38b，所述nMOS傳輸晶體管38a使用Vdd/Vss 40或者地42的電壓值來(lái)驅(qū)動(dòng)位讀出線46，所 述nMOS傳輸晶體管38b使用地42或者Vdd/Vss 40的電壓值(與位讀出線46上驅(qū)動(dòng)的相 反)來(lái)驅(qū)動(dòng)位非讀出線48。 將ROM存儲(chǔ)單元34編程到特定數(shù)據(jù)值的一條途徑是使用過(guò)孔將已經(jīng)在物理布局 中提供的金屬帶分別從nMOS傳輸晶體管38a-b的源極連接到Vdd/Vss 40和地42。例如， 如果ROM存儲(chǔ)單元34將被編程為數(shù)據(jù)值1，則nMOS傳輸晶體管38a的源極74連接到金屬 帶76，因此過(guò)孔78被添加來(lái)將金屬帶76連接到Vdd/Vss 40。類似地，nMOS傳輸晶體管38b 的源極80連接到金屬帶82，因此過(guò)孔84被添加來(lái)將金屬帶82接地42。相反地，如果ROM 存儲(chǔ)單元34將被編程為數(shù)據(jù)值0，則源極74也連接到金屬帶86，因此過(guò)孔88被添加來(lái)將 金屬帶86接地42。并且類似地，nMOS傳輸晶體管38b的源極80也連接到金屬帶90，因此 過(guò)孔92被添加來(lái)將金屬帶90連接到Vdd/Vss 40。 將ROM存儲(chǔ)單元34編程為數(shù)據(jù)值的替換途徑可以使用利用已經(jīng)存在于物理布局 中的示例過(guò)孔78、84、88、92來(lái)插入特定的金屬帶76、82、86、90。例如，如果ROM存儲(chǔ)單元34 被編程為數(shù)據(jù)值1，則金屬帶76被插入以便將nMOS傳輸晶體管38a的源極74連接到Vdd/ Vss 40，并且金屬帶82被插入以便將nMOS傳輸晶體管38b的源極80接地42。
圖5是描繪包括多個(gè)圖2的SRAM/ROM存儲(chǔ)單元30的NX 6陣列100的示意圖。如此處可以觀察到的，使用發(fā)明性的SRAM/ROM存儲(chǔ)單元30構(gòu)造的存儲(chǔ)器中的主要優(yōu)點(diǎn)是各 個(gè)SRAM存儲(chǔ)單元32和R0M存儲(chǔ)單元34可以共享外圍電路。此處NX6陣列100共享公共 地址解碼器102和公共讀出放大器104。 圖6是描繪NX 18塊130的示意圖，該NX 18塊130包括三個(gè)圖5的NX6陣列 100、以及公共地址解碼器102和三個(gè)讀出放大器塊132 (例如，每個(gè)讀出放大器包括一組六 個(gè)圖5的讀出放大器104)。 圖6進(jìn)一步圖示減少電路冗余度。在相同的物理SRAM/ROM存儲(chǔ)單元30中具有 SRAM存儲(chǔ)單元32和ROM存儲(chǔ)單元34在其它方面簡(jiǎn)化了控制電路。例如，由于針對(duì)SRAM 存儲(chǔ)單元32和ROM存儲(chǔ)單元34兩者的讀取訪問(wèn)時(shí)間相同，因此僅需要一個(gè)供應(yīng)兩者的定 時(shí)電路(例如，此處在公共地址解碼器102中)。與現(xiàn)有技術(shù)的途徑不同，當(dāng)使用發(fā)明性的 SRAM/ROM存儲(chǔ)單元30時(shí)，存儲(chǔ)器訪問(wèn)結(jié)果將同步地在陣列總線134上和塊總線136上固有 地出現(xiàn)。 圖7是描繪512X18存儲(chǔ)器160的示意圖，該512 X 18存儲(chǔ)器160包括四個(gè)64X 18 塊162 (例如，每個(gè)64X 18塊包括一組四個(gè)圖6的NX 18塊130，其中N = 64)、兩個(gè)地址解 碼器164、以及用于每個(gè)相應(yīng)64X 18塊162的讀出放大器單元166和y-多路復(fù)用器電路 168(y-mux)。此處的突出點(diǎn)是使用SRAM/ROM存儲(chǔ)單元30，充分利用(leveraging)發(fā)明 性的SRAM/ROM存儲(chǔ)單元30帶來(lái)減少電路復(fù)雜度、占地面積、功耗等的優(yōu)點(diǎn)，能夠容易地構(gòu) 造大存儲(chǔ)器。 盡管上面已經(jīng)描述了各種實(shí)施例，但是應(yīng)當(dāng)理解，它們僅僅通過(guò)示例方式被展示， 并且本發(fā)明的廣度與范疇不應(yīng)當(dāng)限于上述示例性實(shí)施例中的任意一個(gè)，而是相反根據(jù)所附 權(quán)利要求及其等價(jià)物來(lái)定義。
權(quán)利要求
一種存儲(chǔ)單元，包括位讀出線和位非讀出線；隨機(jī)存取存儲(chǔ)器(RAM)字線和只讀存儲(chǔ)器(ROM)字線；靜態(tài)RAM(SRAM)存儲(chǔ)單元，其耦接在所述位讀出線與所述位非讀出線之間，并且響應(yīng)于所述RAM字線上的信號(hào)；ROM存儲(chǔ)單元，其耦接在所述位讀出線與所述位非讀出線之間，并且響應(yīng)于所述ROM字線上的信號(hào)；和所述ROM存儲(chǔ)單元包括第一ROM傳輸晶體管、第二ROM傳輸晶體管、用于將所述第一ROM傳輸晶體管永久地編程連接到電壓線和地線之一的第一節(jié)點(diǎn)、以及用于將所述第二ROM傳輸晶體管永久地編程連接到所述電壓線和所述地線之一的第二節(jié)點(diǎn)。
2. 如權(quán)利要求1所述的存儲(chǔ)單元，其中所述SRAM存儲(chǔ)單元包括鎖存器、第一 RAM傳輸晶體管和第二 RAM傳輸晶體管。
3. 如權(quán)利要求2所述的存儲(chǔ)單元，其中所述第一 RAM傳輸晶體管、所述第二 RAM傳輸晶體管、所述第一 R0M傳輸晶體管、和所述第二 ROM傳輸晶體管基本相同。
4. 如權(quán)利要求3所述的存儲(chǔ)單元，其中所述第一 RAM傳輸晶體管、所述第二 RAM傳輸晶體管、所述第一 ROM傳輸晶體管、和所述第二 ROM傳輸晶體管共享一公用阱區(qū)。
5. 如權(quán)利要求4所述的存儲(chǔ)單元，其中所述第一RAM傳輸晶體管和所述第一ROM傳輸晶體管共享到所述位讀出線的公共第一端連接；和所述第二RAM傳輸晶體管和所述第二ROM傳輸晶體管共享到所述位非讀出線的公共第二端連接。
6. 如權(quán)利要求5所述的存儲(chǔ)單元，其中所述第一 RAM傳輸晶體管、所述第二 RAM傳輸晶體管、所述第一 ROM傳輸晶體管、和所述第二 ROM傳輸晶體管是n型金屬氧化物半導(dǎo)體(nM0S)器件；所述阱區(qū)是P型材料的P阱或者P襯底區(qū)；禾口所述第一端連接將第一RAM傳輸晶體管的漏極和所述第一ROM傳輸晶體管的漏極進(jìn)行連接；和所述第二端連接將第二RAM傳輸晶體管的漏極和所述第二ROM傳輸晶體管的漏極進(jìn)行連接。
7. 如權(quán)利要求1所述的存儲(chǔ)單元，其中所述第一節(jié)點(diǎn)包括被編程地添加來(lái)將所述第一ROM傳輸晶體管的端子連接到所述電壓線和所述地線之一的第一過(guò)孔；所述第二節(jié)點(diǎn)包括被編程地添加來(lái)將所述第二ROM傳輸晶體管的端子連接到所述電壓線和所述地線之一的第二過(guò)孔；禾口其中由此所述第一節(jié)點(diǎn)連接到所述電壓線并且所述第二節(jié)點(diǎn)連接到所述地線，以便使用第一有效存儲(chǔ)狀態(tài)對(duì)所述ROM存儲(chǔ)單元編程，或者由此所述第一節(jié)點(diǎn)連接到所述地線并且所述第二節(jié)點(diǎn)連接到所述電壓線，以便使用第二有效存儲(chǔ)狀態(tài)對(duì)所述R0M存儲(chǔ)單元編程。
8. 如權(quán)利要求7所述的存儲(chǔ)單元，其中所述第一 ROM傳輸晶體管和所述第二 ROM傳輸晶體管是n型金屬氧化物半導(dǎo)體(nM0S)器件；和所述第一 ROM傳輸晶體管的所述端子是源極，并且所述第二 ROM傳輸晶體管的所述端子是源極。
9. 如權(quán)利要求1所述的存儲(chǔ)單元，其中所述第一節(jié)點(diǎn)包括第一傳導(dǎo)帶，該第一傳導(dǎo)帶被編程地添加來(lái)將所述第一 ROM傳輸晶體管的端子連接到所述電壓線和所述地線之一；所述第二節(jié)點(diǎn)包括第二傳導(dǎo)帶，該第二傳導(dǎo)帶被編程地添加來(lái)將所述第二 ROM傳輸晶體管的端子連接到所述電壓線和所述地線之一 ；禾口其中由此所述第一節(jié)點(diǎn)連接到所述電壓線以及所述第二節(jié)點(diǎn)連接到所述地線，以便使用第一有效存儲(chǔ)狀態(tài)對(duì)所述ROM存儲(chǔ)單元編程，或者由此所述第一節(jié)點(diǎn)連接到所述地線以及所述第二節(jié)點(diǎn)連接到所述電壓線，以便使用第二有效存儲(chǔ)狀態(tài)對(duì)所述ROM存儲(chǔ)單元編程。
10. 如權(quán)利要求9所述的存儲(chǔ)單元，其中所述第一 ROM傳輸晶體管和所述第二 ROM傳輸晶體管是n型金屬氧化物半導(dǎo)體(nMOS)器件；和所述第一ROM傳輸晶體管的所述端子是源極并且所述第二ROM傳輸晶體管的所述端子是源極。
11. 一種存儲(chǔ)器件，包括多個(gè)如任意在前權(quán)利要求的存儲(chǔ)單元。
12. 如權(quán)利要求11所述的存儲(chǔ)器件，其中N個(gè)所述存儲(chǔ)單元的塊共同具有單條位讀出線和單條位非讀出線、以及N條相應(yīng)RAM字線和N條相應(yīng)ROM字線。
13. 如權(quán)利要求11所述的存儲(chǔ)器件，包括多個(gè)塊，每個(gè)塊包括N個(gè)所述存儲(chǔ)單元，N個(gè)單元的每個(gè)塊共同具有單條位讀出線和單條位非讀出線、以及N條相應(yīng)RAM字線和N條相應(yīng)ROM字線，所述N條ROM字線和N條RAM字線共用于所有所述塊。
14. 一種信息存儲(chǔ)和恢復(fù)系統(tǒng)，包括如權(quán)利要求13的存儲(chǔ)器件、用于相應(yīng)塊的讀出放大器、以及連接到RAM和ROM字線的地址解碼器。
15. 如權(quán)利要求14所述的信息存儲(chǔ)和恢復(fù)系統(tǒng)，具有共用于RAM存儲(chǔ)單元和ROM存儲(chǔ)單元的定時(shí)電路。
全文摘要
存儲(chǔ)單元(30)包括位(BL)讀出線和位非(BLN)讀出線、以及隨機(jī)存取存儲(chǔ)器(RAM)字線(50)和只讀存儲(chǔ)器(ROM)字線(52)。存儲(chǔ)單元包括靜態(tài)RAM(SRAM)存儲(chǔ)單元(32)和ROM存儲(chǔ)單元。SRAM存儲(chǔ)單元耦接在所述位讀出線與位非讀出線之間，并且響應(yīng)于所述RAM字線上的信號(hào)。ROM存儲(chǔ)單元也耦接在所述位讀出線與位非讀出線之間，并且響應(yīng)于所述ROM字線上的信號(hào)。所述ROM存儲(chǔ)單元包括第一(38a)ROM傳輸晶體管和第二(38b)ROM傳輸晶體管、用于將第一ROM傳輸晶體管永久地編程連接到電壓線或地線的第一節(jié)點(diǎn)、以及用于將第二ROM傳輸晶體管永久地編程連接到電壓線或地線的第二節(jié)點(diǎn)(44)。
文檔編號(hào)G11C11/412GK101790762SQ200880007355
公開(kāi)日2010年7月28日 申請(qǐng)日期2008年1月8日 優(yōu)先權(quán)日2007年1月12日
發(fā)明者丹尼斯·R·米勒, 梅德·H·拉曼, 莫哈梅德·E·卡比爾 申請(qǐng)人:Vns業(yè)務(wù)有限責(zé)任公司