靜態(tài)隨機存取存儲單元的制作方法

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專利名稱：靜態(tài)隨機存取存儲單元的制作方法
技術領域：
本發(fā)明涉及一種集成電路設計，特別涉及一種低操作電壓的靜態(tài)隨機存取存儲器。
背景技術：
靜態(tài)隨機存取存儲器(SRAM)常被用于計算機系統(tǒng)中暫時儲存數據。只要持續(xù)有電源提供，SRAM可保持其存儲狀態(tài)而不需要任何數據更新的操作。SRAM裝置包括由"單元"組成的陣列，每個單元可存儲一 "位"數據。典型的SRAM單元可包括兩個交叉耦接的反相器以及耦接反相器至兩條互補位線的兩個存取晶體管。兩個存取晶體管是由字符線控制以選擇讀或寫操作所需的單元。在讀取操作時，存取晶體管導通，以允許保留在交叉耦接的反相器的儲存節(jié)點的電荷可通過位線與反相位線讀取。在寫入操作時，存取晶體管導通并且位線或反相位線的電壓提高至一定程度的電壓電平，以決定單元的存儲狀態(tài)。
圖1顯示六晶體管SRAM單元100。SRAM單元100包括PMOS晶體管 102與104，以及NMOS晶體管106、 108、 110與112。 PMOS晶體管102 的源極耦接至一電壓源V(x，且PMOS晶體管102的漏極耦接至NMOS晶體管106的漏極。PMOS晶體管104的源極耦接至電壓源Vcc，且PMOS晶體管104的漏極耦接至NMOS晶體管108的漏極。NMOS晶體管106與108 的源極耦接至一互補電壓源，如接地或V-ss。 PMOS晶體管102與NMOS 晶體管106的柵極耦接至一儲存節(jié)點114，儲存節(jié)點114還耦接至PMOS晶體管104與NMOS晶體管108的漏極。PMOS晶體管104與NMOS晶體管 108的柵極耦接至一儲存節(jié)點116，儲存節(jié)點116還耦接至PMOS晶體管102 與NMOS晶體管106的漏極。NMOS晶體管110耦接儲存節(jié)點116至一位線BL, NMOS晶體管112耦接儲存節(jié)點114至一反相位線BLB。 NMOS晶體管110與112的柵極都由一字符線WL控制。當字符線WL的電壓為邏輯 1時，NMOS晶體管110與112會導通并且允許一位的數據通過位線BL或
反相位線BLB讀取自或寫入儲存節(jié)點114與116。
六晶體管SRAM單元100的一個缺點為它需要相對高的操作電壓Vdd，其成為了設計下一代SRAM的瓶頸。隨著半導體工藝技術的進步，集成電路的尺寸變的更小，并且它的電壓源Vcc的電壓電平變得更低以降低功率消耗。然而，由于傳統(tǒng)SRAM單元100的操作電壓Vdd必須維持在一定程度的電壓電平，使得SRAM單元的操作電壓成為了設計具有低電壓源Vcc的下一代 SRAM的瓶頸。
圖2顯示傳統(tǒng)雙端口 SRAM單元200， SRAM單元200包括PMOS晶體管202與204，以及NMOS晶體管206、 208、 210、 212、 214與216。在寫入操作時，NMOS晶體管210與212導通以允許邏輯1或0被寫入儲存節(jié)點 218與220。在讀取操作時，NMOS晶體管216導通并且讀取位線(ReadBL) 預先充電至一高電壓。若儲存節(jié)點218為高電壓電平，NMOS晶體管214將被導通并且讀取位線(ReadBL)的電壓電平將被拉低。若儲存節(jié)點218為低電壓電平，NMOS晶體管214將不會導通并且讀取位線(ReadBL)的電壓電平將保持在高電壓。
熟悉集成電路設計的技術人員都知道，雖然供應給讀取字符線(Read WL) 和讀取位線(Read BL)的操作電壓電平可低于供應給傳統(tǒng)六晶體管SRAM單元的操作電壓電平，但供應給寫入字符線(Write WL)和寫入位線(Write BL) 和電壓源(VJ的操作電壓電平不可大幅度地降低。因此，需要一種改進的 SRAM單元設計，使其在讀取或寫入操作時可操作于低電壓電平。

發(fā)明內容
本發(fā)明揭示一種具有相對低操作電壓的SRAM單元，根據本發(fā)明的一實施例，一種SRAM單元包括第一PMOS晶體管，其源極耦接至電壓源；第二 PMOS晶體管，其源極耦接至電壓源、漏極耦接至第一 PMOS晶體管的柵極，以及柵極耦接至第一PMOS晶體管的漏極；第一寫入切換模塊，耦接于第一PMOS晶體管與互補電壓源之間；第二寫入切換模塊，耦接于第二 PMOS晶體管與互補電壓源之間；以及讀取切換模塊，耦接于第一PMOS晶體管的柵極與讀取位線之間，其中第一寫入切換模塊、第二寫入切換模塊以及讀取切換模塊分別受控以讀取或寫入一邏輯值自或至位于第一 PMOS晶
體管與第二PMOS晶體管的漏極的多個儲存節(jié)點。
根據本發(fā)明的一實施例，一種靜態(tài)隨機存取存儲單元，包括一第一
PMOS晶體管，具有耦接至一電壓源的一源極；一第二PMOS晶體管，具有耦接至上述電壓源的一源極、耦接至上述第一PMOS晶體管的一柵極的一漏極，以及耦接至上述第一PMOS晶體管的一漏極的一柵極；一第一寫入切換模塊，耦接于上述第一PMOS晶體管與一互補電壓源之間；一第二寫入切換模塊，耦接于上述第二PMOS晶體管與上述互補電壓源之間；一第一讀取切換模塊，耦接于上述第一PMOS晶體管的上述柵極與一讀取位線之間；以及
一第二讀取切換模塊，耦接于上述第二PMOS晶體管的上述柵極與一反相讀
取位線之間，其中上述第一寫入切換模塊、上述第二寫入切換模塊、上述第一讀取切換模塊以及上述第二讀取切換模塊分別受控以讀取或寫入一邏輯
值自或至位于上述第一 PMOS晶體管的上述漏極與上述第二 PMOS晶體管的上述漏極的多個儲存節(jié)點。
根據本發(fā)明的一實施例，一種靜態(tài)隨機存取存儲單元，包括一第一
PMOS晶體管，具有耦接至一電壓源的一源極；一第二PMOS晶體管，具有耦接至上述電壓源的一源極、耦接至上述第一 PMOS晶體管的一柵極的一漏
極，以及耦接至上述第一PMOS晶體管的一漏極的一柵極；一第一寫入切換
模塊，耦接于上述第一PMOS晶體管與一互補電壓源之間，并且受控于一寫入字符線與一寫入位線；一第二寫入切換模塊，耦接于上述第二PMOS晶體管與上述互補電壓源之間，并且受控于上述寫入字符線與一反相寫入位線；以及一讀取切換模塊，耦接于上述第一PMOS晶體管的上述柵極與一讀取位線之間，并且受控于一讀取字符線，其中上述第一寫入切換模塊、上述第二寫入切換模塊以及上述讀取切換模塊分別受控以讀取或寫入一邏輯值自或至位于上述第一 PMOS晶體管的上述漏極與上述第二 PMOS晶體管的上述漏極的多個儲存節(jié)點，并且其中在一布局圖中，上述讀取位線、上述寫入位線以及上述反相寫入位線被安排沿著一第一方向配置，而上述寫入字符線與上述讀取字符線被安排沿著一第二方向配置。

圖1顯示六晶體管的SRAM單元。
圖2顯示傳統(tǒng)的雙端口 SRAM單元。圖3顯示根據本發(fā)明的一實施例的八晶體管SRAM單元。圖4顯示根據本發(fā)明的一實施例的SRAM單元。圖5為根據本發(fā)明的一實施例顯示圖3所示的SRAM單元的布局圖。圖6為根據本發(fā)明的另一實施例顯示圖3所示的SRAM單元的布局圖。圖7為根據本發(fā)明的一實施例顯示圖4所示的SRAM單元的布局圖。圖8為根據本發(fā)明的另一實施例顯示圖4所示的SRAM單元的布局圖。其中，附圖標記說明如下-100、 200、 300、 400 SRAM單元； 102、 104、 202、 204、 302、 304 PMOS晶體管； 106、 108、 110、 112、 206、 208、 210、 212、 214、 216、 314、 316、 318、 320、 322、 324、 406、 408、 412、 414 NMOS晶體管；
114、 116、 218、 220、 310、 312、 410、 416 儲存節(jié)點;
306、 308 寫入開關模塊；
307、 402、 404 讀取開關模塊；
500、 600、 700、 800 布局501、 601、 701、 801 單位單元；
BL 位線；
BLB 反相位線； Read BL 讀取位線； Read BLB 反相讀取位線； Read WL 讀取字符線；
V-cc、 V-ss 電壓源；
WL 字符線； Write BL 寫入位線； Write BLB 反相寫入位線； Write WL 寫入字符線。
具體實施例方式
為使本發(fā)明的制造、操作方法、目標和優(yōu)點能更明顯易懂，下文特舉幾
個優(yōu)選實施例，并配合所附附圖，作詳細說明如下實施例
圖3為根據本發(fā)明的一實施例顯示八晶體管SRAM單元300。 SRAM單元300包括PMOS晶體管302與304，寫入開關模塊306與308以及讀取開關模塊307。 PMOS晶體管302的一源極耦接至一電壓源Vcc，并且PMOS 晶體管302的一漏極耦接至寫入開關模塊306，寫入開關模塊306還耦接至互補電壓源，例如接地或Vss。 PMOS晶體管304的一源極耦接至一電壓源 Vcc，并且PMOS晶體管304的一漏極耦接至寫入開關模塊308，寫入開關模塊308還耦接至互補電壓源。PMOS晶體管302的柵極耦接至PMOS晶體管304的漏極，形成一儲存節(jié)點310。 PMOS晶體管304的柵極耦接至PMOS 晶體管302的漏極，形成一儲存節(jié)點312。
寫入開關模塊306包括NMOS晶體管314與316串聯耦接于儲存節(jié)點 312與互補電壓源之間。NMOS晶體管314的一漏極耦接至儲存節(jié)點312， NMOS晶體管314的一源極耦接至NMOS晶體管316的一漏極，并且NMOS 晶體管314的一柵極耦接至一寫入位線(Write BL)。 NMOS晶體管316的一源極耦接至互補電壓源，并且NMOS晶體管316的一柵極耦接至一寫入字符線(WriteWL)。相同地，寫入開關模塊308包括NMOS晶體管318與320串聯耦接于儲存節(jié)點310與互補電壓源之間。NMOS晶體管318的一漏極耦接至儲存節(jié)點310， NMOS晶體管318的一源極耦接至NMOS晶體管320的一漏極，并且NMOS晶體管318的一柵極耦接至一反相寫入位線(Write BLB)。 NMOS晶體管320的一源極耦接至互補電壓源，NMOS晶體管320的一柵極耦接至寫入字符線(Write WL)。讀取開關模塊307包括NMOS晶體管322與 324串聯耦接于儲存節(jié)點310與互補電壓源之間。NMOS晶體管322的一源極耦接至互補電壓源，NMOS晶體管322的一柵極耦接至儲存節(jié)點310。 NMOS晶體管324的一源極耦接NMOS晶體管322的一漏極，NMOS晶體管324的一漏極耦接至讀取位線(Read BL)，并且NMOS晶體管324的一柵極耦接至讀取字符線(Read WL)。
在寫入周期，NMOS晶體管324不會導通并且寫入字符線(Write WL)上的電壓會提高至一既定電平以導通NMOS晶體管316與320。根據節(jié)點310 與312是否被選擇以設定一既定邏輯值，使得僅寫入位線(Write BL)與反相
寫入位線(Write BLB)之一可確定導通NMOS晶體管314與318之一。假設 NMOS晶體管314導通而NMOS晶體管318不導通，節(jié)點312會被拉至互補電壓源，因此導通PMOS晶體管304。于是節(jié)點310開始充電而節(jié)點312 開始放電。在每個一寫入周期的最后，NMOS晶體管316與320不會導通，使得節(jié)點310與312可保持其存儲狀態(tài)。
在讀取操作中，NMOS晶體管316與320不會導通，讀取位線(ReadBL) 會預先充電至一高電壓狀態(tài)，并且讀取字符線(Read WL)上的電壓會提高至一既定電平以導通NMOS晶體管324。若節(jié)點310在一高電壓狀態(tài)，NMOS 晶體管322會被導通，因此讀取位線(ReadBL)會被拉至互補電壓源。若節(jié)點 310在一低電壓狀態(tài)，NMOS晶體管322不會被導通，因此讀取位線(ReadBL;) 可保持高電壓狀態(tài)。節(jié)點310上的存儲狀態(tài)可通過檢測讀取位線(Read BL) 上的信號而決定。
以上所介紹的SRAM單元結構的一優(yōu)點為其操作電壓可大幅度降低至低于傳統(tǒng)SRAM單元。NMOS晶體管314、 316、 318、 320、 322以及324 的臨界電壓可設計為遠低于PMOS晶體管302與304的臨界電壓。在此實施例中，NMOS晶體管的臨界電壓絕對值低于PMOS晶體管的臨界電壓絕對值至少100mV。因此寫入字符線(Write WL)上、寫入位線(Write BL)上、反相寫入位線(Write BLB)上以及讀取字符線(Read WL)上的操作電壓在讀取與寫入的周期可設定在一非常低的電壓電平。因此以上所介紹的SRAM單元可操作于一低操作電壓，從而降低其功率消耗。
以上所介紹的SRAM單元結構的另一優(yōu)點為保存在儲存節(jié)點312與310 上的電荷在讀取周期中不會不穩(wěn)定。如圖中所示，電荷被保存于PMOS晶體管302的柵極、PMOS晶體管304的漏極、NMOS晶體管318的漏極以及 NMOS晶體管322的柵極。換言之，在保存在儲存節(jié)點310中的電荷不會通過讀取位線(ReadBL)放電。因此，保存在儲存節(jié)點312與310上的電荷在讀取周期中不會不穩(wěn)定
圖4為根據本發(fā)明的一實施例顯示一 SRAM單元400。圖3中所示的 SRAM單元300與圖4中所示的SRAM單元400之間的最大差異為SRAM 單元400包括兩個讀取切換模塊402與404。讀取切換模塊402包括NMOS 晶體管406與408串聯耦接于儲存節(jié)點410與互補電壓源之間。NMOS晶體
管406具有一源極耦接至互補電壓源，以及一柵極耦接至儲存節(jié)點410。 NMOS晶體管408具有一源極耦接至NMOS晶體管406的漏極，一漏極耦接至一讀取位線(Read BL)，以及一柵極耦接至一讀取字符線(Read WL)。同樣地，讀取開關模塊402包括NMOS晶體管412與414串聯耦接于儲存節(jié)點 416與互補電壓源之間。NMOS晶體管412具有一源極耦接至互補電壓源，以及一柵極耦接至儲存節(jié)點416。 NMOS晶體管414具有一源極耦接至 NMOS晶體管412的漏極，一漏極耦接至一讀取位線(ReadBL)，以及一柵極耦接至一讀取字符線(Read WL)。由于在儲存節(jié)點410與416的存儲狀態(tài)互為反相，在讀取位線(ReadBL)與反相讀取位線(ReadBLB)上的讀取信號也互為反相。
圖5為根據本發(fā)明的一實施例顯示圖3中具有多條位線與字符線的 SRAM單元300的布局圖500。在布局圖500中，寫入位線(Write BL)、讀取位線(Read BL)、電壓供應線V-cc以及反相寫入位線(Write BLB)安排成在同一金屬層中沿著相同方向并跨越單位單元501孔距配置，而寫入字符線(Write WL)與讀取字符線(Read WL)被安排成在另一金屬層中沿著另一方向配置。這樣的安排可降低因縮短位線造成的耦合效應以及在傳導線之間的屏蔽效應。
圖6為根據本發(fā)明的另一實施例顯示圖3中具有多條位線與字符線的 SRAM單元300的布局圖600。在布局圖600中，寫入位線(Write BL)、讀取位線(Read BL)、電壓供應線Vcc以及反相寫入位線(Write BLB)安排成在同一金屬層中沿著相同方向并跨越單位單元601孔距配置，而寫入字符線(Write WL)與讀取字符線(Read WL)被安排成在另一金屬層中沿著另一方向配置。這樣的安排可降低因縮短位線造成的耦合效應以及在傳導線之間的屏蔽效應。
圖7為根據本發(fā)明的一實施例顯示圖4中具有多條位線與字符線的 SRAM單元400的布局圖700。在布局圖700中，寫入位線(Write BL)、讀取位線(ReadBL)、電壓供應線Vcc、反相讀取位線(Read BLB)以及反相寫入位線(Write BLB)安排成在同一金屬層中沿著相同方向并跨越單位單元601孔距配置，而寫入字符線(Write WL)與讀取字符線(Read WL)被合并為單一傳導線并且在另一金屬層中沿著另一方向配置。這樣的安排可降低因縮短位線造成的耦合效應以及在傳導線之間的屏蔽效應。
圖8為根據本發(fā)明的另一實施例顯示圖4中具有多條位線與字符線的
SRAM單元400的布局圖800。在布局圖800中，寫入位線(Write BL)、讀取位線(Read BL)、電壓供應線Vcc以及反相寫入位線(Write BLB)安排成在同一金屬層中沿著相同方向并跨越單位單元801孔距配置，而寫入字符線(Write WL)與讀取字符線(Read WL)被安排成在另一金屬層中沿著另一方向配置。這樣的安排可降低因縮短位線造成的耦合效應以及在傳導線之間的屏蔽效應。
上述說明提供了本發(fā)明許多不同的實施例用以實施本發(fā)明的不同特征。特定實施例的元件以及程序的揭示是用來幫助說明本發(fā)明的。當然，僅為實施例，不可用以限制本發(fā)明于權利要求所定義的范圍。
本發(fā)明雖以優(yōu)選實施例揭示如上，然而其并非用以限定本發(fā)明的范圍，任何熟悉此項技術的技術人員，在不脫離本發(fā)明的精神和范圍內，當可做些許的變動與潤飾，因此本發(fā)明的保護范圍應當視后附的權利要求書為準。
權利要求
1.一種靜態(tài)隨機存取存儲單元，包括一第一PMOS晶體管，具有耦接至一電壓源的一源極；一第二PMOS晶體管，具有耦接至上述電壓源的一源極、耦接至上述第一PMOS晶體管的一柵極的一漏極，以及耦接至上述第一PMOS晶體管的一漏極的一柵極；一第一寫入切換模塊，耦接于上述第一PMOS晶體管與一互補電壓源之間；一第二寫入切換模塊，耦接于上述第二PMOS晶體管與上述互補電壓源之間；以及一讀取切換模塊，耦接于上述第一PMOS晶體管的上述柵極與一讀取位線之間，其中上述第一寫入切換模塊、上述第二寫入切換模塊以及上述讀取切換模塊分別受控以讀取或寫入一邏輯值自或至位于上述第一PMOS晶體管的上述漏極與上述第二PMOS晶體管的上述漏極的多個儲存節(jié)點。
2. 如權利要求1所述的靜態(tài)隨機存取存儲單元，其特征是當上述第一寫入切換模塊導通時，上述第二寫入切換模塊不導通。
3. 如權利要求2所述的靜態(tài)隨機存取存儲單元，其特征是上述第一寫入切換模塊包括一第一NMOS晶體管與一第二NMOS晶體管，上述第一NMOS 晶體管具有耦接至上述第一 PMOS晶體管的上述漏極的一漏極，與受控于一寫入位線的一柵極，上述第二 NMOS晶體管具有耦接至上述第一 NMOS晶體管的一源極的一漏極、耦接至上述互補電壓源的一源極，以及受控于一寫入字符線的一柵極。
4. 如權利要求3所述的靜態(tài)隨機存取存儲單元，其特征是上述第二寫入切換模塊包括一第三NMOS晶體管與一第四NMOS晶體管，上述第三NMOS 晶體管具有耦接至上述第二 PMOS晶體管的上述漏極的一漏極，與受控于一反相寫入位線的一柵極,上述第四NMOS晶體管具有耦接至上述第三NMOS 晶體管的一源極的一漏極、耦接至上述互補電壓源的一源極，以及受控于上述寫入字符線的一柵極。
5. 如權利要求4所述的靜態(tài)隨機存取存儲單元，其特征是上述第一 NMOS晶體管、上述第二NMOS晶體管、上述第三NMOS晶體管以及上述第四NMOS晶體管具有一臨界電壓，其低于上述第一 PMOS晶體管與上述第二PMOS晶體管的臨界電壓至少100mV。
6. 如權利要求4所述的靜態(tài)隨機存取存儲單元，其特征是在寫入操作中，上述第二 NMOS晶體管與上述第四NMOS晶體管為導通，并且上述第一 NMOS晶體管與上述第三NMOS晶體管之一為導通。
7. 如權利要求1所述的靜態(tài)隨機存取存儲單元，其特征是上述讀取切換模塊包括一第五NMOS晶體管與一第六NMOS晶體管，上述第五NMOS晶體管具有耦接至上述互補電壓源的一源極，以及耦接至上述第一 PMOS晶體管的上述柵極與上述第二 PMOS晶體管的上述漏極的一柵極，上述第六 NMOS晶體管具有耦接至上述第五NMOS晶體管的一漏極的一源極、耦接至上述讀取位線的一漏極，以及受控于一讀取字符線的一柵極，其中上述第六NMOS晶體管于讀取操作時導通。
8. —種靜態(tài)隨機存取存儲單元，包括一第一PMOS晶體管，具有耦接至一電壓源的一源極；一第二PMOS晶體管，具有耦接至上述電壓源的一源極、耦接至上述第一 PMOS晶體管的一柵極的一漏極，以及耦接至上述第一 PMOS晶體管的一漏極的一柵極；一第一寫入切換模塊，耦接于上述第一PMOS晶體管與一互補電壓源之間；一第二寫入切換模塊，耦接于上述第二PMOS晶體管與上述互補電壓源之間；一第一讀取切換模塊，耦接于上述第一PMOS晶體管的上述柵極與一讀取位線之間；以及一第二讀取切換模塊，耦接于上述第二PMOS晶體管的上述柵極與一反相讀取位線之間，其中上述第一寫入切換模塊、上述第二寫入切換模塊、上述第一讀取切換模塊以及上述第二讀取切換模塊分別受控以讀取或寫入一邏輯值自或至位于上述第一 PMOS晶體管的上述漏極與上述第二 PMOS晶體管的上述漏極的多個儲存節(jié)點。
9. 如權利要求8所述的靜態(tài)隨機存取存儲單元，其特征是上述第一寫入切換模塊包括一第一NMOS晶體管與一第二NMOS晶體管，所述第一NMOS晶體管與第二 NMOS晶體管串聯于上述第一 PMOS晶體管的上述漏極與上述互補電壓源之間，上述第一 NMOS晶體管具有受控于一寫入位線的一柵極，上述第二NMOS晶體管具有受控于一寫入字符線的一柵極。
10. 如權利要求9所述的靜態(tài)隨機存取存儲單元，其特征是上述第二寫入切換模塊包括一第三NMOS晶體管與一第四NMOS晶體管，所述第三NMOS 晶體管與第四NMOS晶體管串聯于上述第二 PMOS晶體管的上述漏極與上述互補電壓源之間，上述第三NMOS晶體管具有受控于一反相寫入位線的一柵極，上述第四NMOS晶體管具有受控于上述寫入字符線的一柵極。
11. 如權利要求9所述的靜態(tài)隨機存取存儲單元，其特征是在寫入操作中，上述第二 NMOS晶體管與上述第四NMOS晶體管為導通，并且上述第一NMOS晶體管與上述第三NMOS晶體管之一為導通。
12. 如權利要求8所述的靜態(tài)隨機存取存儲單元，其特征是上述第一讀取切換模塊包括一第五NMOS晶體管與一第六NMOS晶體管，所述第五NMOS 晶體管與第六NMOS晶體管串聯于上述讀取位線與上述互補電壓源之間，上述第五NMOS晶體管具有耦接至上述第一 PMOS晶體管的上述柵極的一柵極，上述第六NMOS晶體管具有受控于一讀取字符線的一柵極。
13. 如權利要求12所述的靜態(tài)隨機存取存儲單元，其特征是上述第二讀取切換模塊包括一第七NMOS晶體管與一第八NMOS晶體管，所述第七 NMOS晶體管與第八NMOS晶體管串聯于上述反相讀取位線與上述互補電壓源之間，上述第七NMOS晶體管具有耦接至上述第二 PMOS晶體管的上述柵極的一柵極，上述第八NMOS晶體管具有受控于上述讀取字符線的一柵極。
14. 一種靜態(tài)隨機存取存儲單元，包括一第一PMOS晶體管，具有耦接至一電壓源的一源極；一第二PMOS晶體管，具有耦接至上述電壓源的一源極、耦接至上述第一 PMOS晶體管的一柵極的一漏極，以及耦接至上述第一 PMOS晶體管的一漏極的一柵極；一第一寫入切換模塊，耦接于上述第一PMOS晶體管與一互補電壓源之間，并且受控于一寫入字符線與一寫入位線；一第二寫入切換模塊，耦接于上述第二PMOS晶體管與上述互補電壓源之間，并且受控于上述寫入字符線與一反相寫入位線；以及一讀取切換模塊，耦接于上述第一PMOS晶體管的上述柵極與一讀取位線之間，并且受控于一讀取字符線，其中上述第一寫入切換模塊、上述第二寫入切換模塊以及上述讀取切換模塊分別受控以讀取或寫入一邏輯值自或至位于上述第一 PMOS晶體管的上述漏極與上述第二 PMOS晶體管的上述漏極的多個儲存節(jié)點，并且其中在一布局圖中，上述讀取位線、上述寫入位線以及上述反相寫入位線被安排沿著一第一方向配置，而上述寫入字符線與上述讀取字符線被安排沿著一第二方向配置。
15.如權利要求14所述的靜態(tài)隨機存取存儲單元，其特征是上述寫入位線、上述讀取位線以及上述反相讀取位線大體互相平行，上述寫入字符線與上述讀取字符線大體互相平行。
全文摘要
本發(fā)明提供一種靜態(tài)隨機存取存儲單元，其包括第一PMOS晶體管，其源極耦接至電壓源；第二PMOS晶體管，其源極耦接至電壓源、漏極耦接至第一PMOS晶體管的柵極，以及柵極耦接至第一PMOS晶體管的漏極；第一寫入切換模塊，耦接于第一PMOS晶體管與互補電壓源之間；第二寫入切換模塊，耦接于第二PMOS晶體管與互補電壓源之間；以及讀取切換模塊，耦接于第一PMOS晶體管的柵極與讀取位線之間，其中第一寫入切換模塊、第二寫入切換模塊以及讀取切換模塊分別受控以讀取或寫入一邏輯值自或至位于第一PMOS晶體管與第二PMOS晶體管的漏極的多個儲存節(jié)點。
文檔編號G11C11/412GK101174455SQ20071015435
公開日2008年5月7日申請日期2007年9月26日優(yōu)先權日2006年9月27日
發(fā)明者廖忠志申請人:臺灣積體電路制造股份有限公司

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