專利名稱：電熔絲電路、存儲器器件和電子部件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電熔絲(fUse)電路、存儲器器件和電子部件。
技術(shù)背景圖16是示出包括激光熔絲的半導(dǎo)體存儲器芯片的視圖。近年來，半 導(dǎo)體存儲器包括使用激光熔絲的冗余存儲器單元，其中故障存儲器單元一 般被冗余存儲器單元替換。激光熔絲是一種非易失性ROM，其利用激光 光束切割布線層以進(jìn)行寫(例如，在未切割狀態(tài)下它處于電氣上連接的狀 態(tài)，此狀態(tài)為"0 (零)"，而在切割狀態(tài)下它處于電氣上未連接的狀 態(tài)，此狀態(tài)為"1")，并且到冗余存儲器單元的替換是通過使該ROM記 憶故障存儲器單元的地址來執(zhí)行的。但是，在將使用激光熔絲的存儲器芯 片1601封裝在封裝1602中之后，就不能向其發(fā)射激光LS。己知這樣一種 現(xiàn)象，即存儲器芯片1601中的DRAM在封裝時受到熱量之類的影響而在 刷新特性等方面有所惡化。但是，在封裝之后無法向其發(fā)射激光LS。因 此，正在研究這樣一種方法，其中將電可寫電熔絲用作非易失性ROM， 并且使ROM記憶故障存儲器單元的地址以利用冗余存儲器單元來替換故 障存儲器單元。圖17是示出電熔絲電路的配置示例的視圖。下面將場效應(yīng)晶體管簡 稱為晶體管。電熔絲電容器101被連接在電壓VRR和節(jié)點n3之間。n溝 道晶體管102是保護(hù)晶體管，其柵極連接到電壓VPP，其漏極連接到節(jié)點 n3，并且其源極連接到節(jié)點n2。電壓VPP例如是3V。 n溝道晶體管103 是寫電路，其柵極連接到寫信號WRT，其漏極連接到節(jié)點n2，并且其源 極連接到地。然后將描述讀電路110的配置。n溝道晶體管111的柵極連接到讀信 號RD，其漏極連接到節(jié)點n2，并且其源極連接到節(jié)點n4。 n溝道晶體管
113的柵極連接到節(jié)點n5，其漏極連接到節(jié)點n4，并且其源極經(jīng)由電阻 114連接到地。p溝道晶體管112的柵極連接到節(jié)點n5，其源極連接到電 壓VII，并且其漏極連接到節(jié)點n4。電壓VII例如是1.6V。與非(NAND)電路115連接到電源電壓VII，并且其輸入端連接到節(jié)點n4和 信號RSTb的線路，其輸出端連接到節(jié)點n5。 NOT電路116的輸入端連接 到節(jié)點n5，并且其輸出端連接到信號EFA的線路。圖18是示出電熔絲電路215及其外圍電路的配置示例的視圖，圖19 是示出電熔絲電路的示例性寫操作的時序圖。電熔絲電路215對應(yīng)于圖17 中的電熔絲電路。升壓器電路和電平控制電路201升高電壓并且控制電平 以向多個單元電路203提供電壓。電熔絲控制電路202向多個單元電路 203輸出信號RD、信號RSTb、信號EF-WRITE、信號EF-START、信號 EF-CLK、信號EF-STRB。每個單元電路203包括觸發(fā)器(FF) 211、 212、 NAND電路213，以及NOT電路214和電熔絲電路215。多個單元 電路203中的觸發(fā)器211分別輸入地址信號AO (零)至A2和有效信號 VALID并且構(gòu)成地址電阻器204。為了便于描述，描述3位地址信號AO(零)至A2的情形作為示例。有效信號VALID是指示是否驗證與地址信 號A0 (零)至A2相對應(yīng)的電熔絲的記憶內(nèi)容的信號。例如，當(dāng)不存在故 障存儲器單元并且不需要替換為冗余存儲器單元時，則使有效信號VALID為低電平。多個單元電路203中的觸發(fā)器212構(gòu)成移位電阻器205。在時刻tl之前，信號EF-STRB的脈沖被輸入到觸發(fā)器211的時鐘 端，并且地址信號A0 (零)至A2分別被輸入到觸發(fā)器211的輸入端。將描述以下情形下的寫示例，其中諸如低電平的地址信號A0 (零)、高電平的地址信號A1、低電平的地址信號A2和高電平的有效信 號VALID之類的信號被寫入到電熔絲中。地址信號AO (零)的寄存器 211輸出低電平。地址信號Al的寄存器211輸出高電平。地址信號A2的 寄存器211輸出低電平。有效信號VALID的寄存器211輸出高電平。在時刻tl以及時刻tl之后，時鐘信號CLK變成具有恒定頻率的時鐘 脈沖。信號EF-WRITE是與時鐘EF-CLK具有相同周期的脈沖。在時刻 tl，開始信號EF-START從高電平變?yōu)榈碗娖健Ｈ缓?，移位電阻?12移
動開始信號EF-START以將其輸出到下一移位寄存器212。這樣，地址信 號A0 (零)的電阻器212、地址信號Al的電阻器212、地址信號A2的電 阻器212以及有效信號VALID的電阻器212分別輸出移位后的脈沖。在時刻tl之后，地址信號A0 (零)的NOT電路214保持低電平以不 輸出作為寫信號WRT的脈沖。在時刻t2之后，地址信號Al的NOT電路 214輸出高電平脈沖作為寫信號WRT。在時刻t3之后，地址信號A2的 NOT電路214保持低電平以不輸出作為寫信號WRT的脈沖。在時刻t4之 后，有效信號VALID的NOT電路214輸出高電平脈沖作為寫信號 徵T。在圖17中，當(dāng)寫信號WRT變?yōu)楦唠娖綍r，晶體管103導(dǎo)通。高電壓 VRR (例如8V)被施加到電容器101。電熔絲由電容器101構(gòu)成，并且在 不進(jìn)行任何操作時處于電氣上未連接的狀態(tài)。當(dāng)高電壓(例如8V)被施 加到電容器101的兩個端子時，電容器103的絕緣膜被擊穿，使得電容器 進(jìn)入電氣上連接的狀態(tài)。這兩個狀態(tài)分別被指派給數(shù)據(jù)0 (零)和數(shù)據(jù) 1。例如，當(dāng)其處于電容器的絕緣膜未被擊穿的電氣上未連接的狀態(tài)時， "0 (零)"被指派，而當(dāng)其處于電容器的絕緣膜被擊穿的電氣上連接的 狀態(tài)時，"1"被指派。電容器101可被用作非易失性ROM。執(zhí)行電熔絲的絕緣膜的擊穿操作(以下稱為"寫操作")所需的高電 壓由半導(dǎo)體芯片中提供的升壓器電路201生成。此外，當(dāng)試圖每次向多個 電容器101進(jìn)行寫入以作為寫操作時，可能有巨大的電流流動，因而通過 提供移位寄存器205逐一地向電容器執(zhí)行寫操作。將給出對電容器(電熔絲)101的寫入操作的描述。首先，升壓器電 路201將多個電容器101的公共節(jié)點處的電壓VRR升高到高電壓(例如 8V)。此時，電容器的另一端子節(jié)點n3處于浮空狀態(tài)，因而節(jié)點n3的電 勢也增大。在該狀態(tài)下，電容器101的兩個端子的電勢之間的差異仍較 小。在這之后，移位電阻器205所選擇的寫信號WRT被寫入其中的晶體 管103導(dǎo)通，并且利用節(jié)點n3作為地，高電壓被施加到電容器101的兩個 端子之間，以擊穿電容器101的絕緣膜。此時，在與未選擇的寫信號 WRT相對應(yīng)的電容器101中，節(jié)點n3仍處于浮空狀態(tài)，因而高電壓不被
施加到未被選擇的電容器101的兩個端子之間。如果施加高電壓的話，實 際上并不想向其中寫入的電容器的絕緣膜將會擊穿。圖20是在電源啟動時包括電熔絲電路的半導(dǎo)體存儲器芯片的時序 圖。電源電壓VDD是半導(dǎo)體存儲器芯片的電源電壓，并且例如是1.8V。 隨著電源啟動，電壓VDD、 VRR和RC逐漸增大。 一段時間之后，電壓 VRR保持在1.6V左右。信號RSTb保持低電平。在圖17中，當(dāng)信號 RSTb處于低電平時，節(jié)點n5變?yōu)楦唠娖?。然后，晶體管112關(guān)斷，并且 晶體管113導(dǎo)通。結(jié)果，節(jié)點n4從浮空狀態(tài)變?yōu)榈碗娖?。然后，信?RSTb從低電平變?yōu)楦唠娖健．?dāng)電容器101處于連接狀態(tài)時，節(jié)點n4變?yōu)?高電平，并且輸出信號EFA變?yōu)楦唠娖?。同時，當(dāng)電容器101處于未連接 狀態(tài)時，節(jié)點n4變?yōu)榈碗娖?，并且輸出信號EFA變?yōu)榈碗娖健Ｈ缓?，?壓VRR和讀信號RD變?yōu)榈?，晶體管111關(guān)斷，并且輸出信號EFA被保 持?；谏鲜霾僮鳎x電路110輸出電容器101的狀態(tài)，作為信號EFA。在日本專利申請早期公開No. 2006-147651 (專利文獻(xiàn)1)中，描述了 一種半導(dǎo)體集成電路，在該半導(dǎo)體集成電路中，在半導(dǎo)體襯底上方提供了 熔絲金屬，該熔絲金屬由于其一個端部被施加Vdd并且同時被施加激光光 束而未連接，并且其另一端部在襯底上提供，并且該熔絲金屬在電氣上連 接到被施加Vss作為反向偏置的用于編程的n溝道晶體管的源極。另外，在日本專利申請早期公開No. Hei9-185897 (專利文獻(xiàn)2)中， 描述了一種冗余熔絲電路，其包括確定冗余尋址信號的邏輯狀態(tài)的節(jié) 點，與該節(jié)點并行提供的熔絲，以及根據(jù)時鐘對節(jié)點進(jìn)行預(yù)充電的預(yù)充電 電路。圖21是示出與圖19相對應(yīng)的熔絲電路的示例性寫故障的時序圖。這 里將省略與圖19中相同的信號的描述。在電壓VRR中，以與信號EF-WRITE相同的周期生成8V的脈沖。當(dāng)逐一寫入到多個電容器(電熔絲) 101中的寫操作被重復(fù)時，未被選擇的電熔絲電路中的節(jié)點n3的電勢由于 結(jié)漏(junction leakage)之類的原因而逐漸下降。當(dāng)電熔絲的總位數(shù)較大 時，使得高電壓2101被施加到未被選擇的電熔絲的電容器101的兩端， 從而使得在實際不想在其中進(jìn)行寫入的電容器中執(zhí)行了寫操作，因而造成 了問題。 發(fā)明內(nèi)容本發(fā)明的一個目的是提供一種能夠防止對電熔絲的寫入故障的電熔絲 電路、存儲器器件以及電子部件。根據(jù)本發(fā)明的一個方面，提供了一種電熔絲電路，包括構(gòu)成電熔絲 的電容器；寫電路，其通過根據(jù)寫信號向電容器的兩個端子之間施加電壓 來擊穿電容器的絕緣膜；以及預(yù)充電電路，其對電容器的端子進(jìn)行預(yù)充 電。


圖1是示出根據(jù)本發(fā)明實施例的電熔絲電路的配置示例的視圖；圖2是示出電熔絲電路及其外圍電路的配置示例的視圖；圖3是示出對熔絲電路的示例性寫入操作的時序圖；圖4是示出系統(tǒng)級封裝(SIP)的配置示例的視圖；圖5是示出邏輯芯片和存儲器芯片之間的連接線的視圖；圖6是示出從邏輯芯片中的存儲器控制器輸出到存儲器芯片的電熔絲操作的示例性代碼的視圖；圖7是示出電熔絲控制電路的配置示例的電路圖；圖8是示出圖7中的電路的示例性操作的時序圖；圖9是示出連接到圖7的電熔絲控制電路的配置示例的視圖；圖IO是示出連接到圖9的電熔絲控制電路的配置示例的視圖；圖ll是示出圖IO中的電路的示例性操作的時序圖；圖12是示出連接到圖9的電熔絲控制電路的配置示例的電路圖；圖13是示出圖12中的電路的示例性操作的時序圖；圖14是示出邏輯芯片中的存儲器控制器的諸如對存儲器芯片中的電熔絲進(jìn)行寫入的示例性過程的流程圖；圖15是示出半導(dǎo)體存儲器芯片的配置示例的視圖；圖16是示出包括激光熔絲的半導(dǎo)體存儲器芯片的視圖17是示出電熔絲電路的配置示例的視圖； 圖18是示出電熔絲電路及其外圍電路的配置示例的視圖； 圖19是示出對電熔絲電路的示例性寫入操作的時序圖； 圖20是在電源啟動時包括電熔絲電路的半導(dǎo)體存儲器芯片的時序 圖；以及圖21是示出對熔絲電路的示例性寫入故障的時序圖。
具體實施方式
圖15是示出根據(jù)本發(fā)明實施例的半導(dǎo)體存儲器芯片的配置示例的視 圖。電熔絲電路1501是非易失性ROM，其記憶正常存儲器單元陣列1503 中的故障存儲器單元的地址，以將故障存儲器單元的地址輸出到地址比較 器1502。地址比較器1502將故障存儲器單元的地址與輸入的地址相比 較，以將兩個地址的比較結(jié)果輸出到正常存儲器單元陣列1503和冗余存 儲器單元陣列1504。當(dāng)兩個地址不匹配時，正常存儲器單元陣列1503讀 或?qū)戧P(guān)于與輸入地址對應(yīng)的存儲器單元的數(shù)據(jù)DQ。當(dāng)兩個地址相匹配 時，冗余存儲器單元陣列1504讀或?qū)戓槍εc輸入地址相對應(yīng)的存儲器單 元的數(shù)據(jù)DQ。這樣，當(dāng)在正常存儲器單元陣列1503中有任何故障存儲器 單元時，該故障存儲器單元可被冗余存儲器單元陣列1504中的存儲器單 元所替換。圖1是示出根據(jù)本實施例的電熔絲電路1501的配置示例的視圖。在 圖1中，除了圖17之外，還提供了 n溝道場效應(yīng)晶體管121。下面將把場 效應(yīng)晶體管簡稱為晶體管。電容器101被連接在電壓VRR和節(jié)點n3之 間，以構(gòu)成電熔絲。n溝道晶體管102是保護(hù)晶體管，其柵極連接到電壓 VPP，其漏極連接到節(jié)點n3，其源極連接到節(jié)點n2。電壓VPP例如是 3V。 n溝道晶體管103是寫電路，其柵極連接到寫信號WRT，其漏極連接 到節(jié)點n2，其源極連接到地(基準(zhǔn)電勢)。n溝道晶體管121是預(yù)充電電 路，其柵極連接到預(yù)充電信號PRE，其漏極連接到節(jié)點n2，其源極連接到 地。電壓VPP例如是3V。然后將給出對讀電路110的配置的描述。n溝道晶體管111的柵極連
接到讀信號RD，其漏極連接到節(jié)點n2，其源極連接到節(jié)點n4。 n溝道晶 體管113的柵極連接到節(jié)點n5，其漏極連接到節(jié)點n4，并且其源極經(jīng)由 電阻114連接到地(基準(zhǔn)電勢)。p溝道晶體管112的柵極連接到節(jié)點 n5，其源極連接到電壓VII，其漏極連接到節(jié)點n4。電壓VII例如是 1.6V。與非(NAND)電路115連接到電源電壓VII，并且其輸入端連接 到節(jié)點n4和信號RSTb的線路，其輸出端連接到節(jié)點n5。 NOT電路116 的輸入端連接到節(jié)點n5，其輸出端連接到信號EFA的線路。圖2是示出電熔絲電路215及其外圍電路的配置示例的視圖，其與圖 18的不同之處在于電熔絲控制電路202向各個單元電路203中的電熔絲電 路215輸出預(yù)充電信號PRE。電熔絲電路215對應(yīng)于之前描述的電熔絲電 路1501。注意，對示出了對電熔絲的寫入操作的時序圖的描述與圖19中 的相同。電熔絲電路215對應(yīng)于圖1中的電熔絲電路。升壓器電路和電平控制 電路201升高電壓并且控制電平以向多個單元電路203提供電壓。電熔絲 控制電路202向多個單元電路203輸出信號RD、信號RSTb、信號EF-WRITE、信號EF-START、信號EF-CLK、信號EF-STRB。每個單元電路 203包括觸發(fā)器(FF) 211、 212、 NAND電路213，以及NOT電路214和 電熔絲電路215。多個單元電路203中的觸發(fā)器211分別輸入地址信號A0 (零)至A2和有效信號VALID并且構(gòu)成地址電阻器204。為了便于描 述，描述3位地址信號AO (零)至A2作為示例。有效信號VALID是指 示是否驗證與地址信號AO (零)至A2相對應(yīng)的電熔絲的記憶內(nèi)容的信 號。例如，當(dāng)存在故障存儲器單元并且不需要替換為冗余存儲器單元時， 則使有效信號VALID為低電平。多個單元電路203中的觸發(fā)器212構(gòu)成 移位電阻器205。當(dāng)對熔絲電路215進(jìn)行寫入時寫信號WRT變?yōu)楦唠娖剑?否則變?yōu)榈碗娖?。在圖1中，當(dāng)寫信號WRT變?yōu)楦唠娖綍r，晶體管103導(dǎo)通。高電壓 VRR (例如8V)被施加到電容器101。電熔絲由電容器101構(gòu)成，并且在 不進(jìn)行任何操作時處于電氣上未連接的狀態(tài)。當(dāng)高電壓(例如8V)被施 加到電容器101的兩個端子時，電容器103的絕緣膜被擊穿，并且電熔絲
電容器進(jìn)入電氣上連接的狀態(tài)。這兩個狀態(tài)分別被指派給數(shù)據(jù)0 (零)和 數(shù)據(jù)1。例如，當(dāng)其處于電容器的絕緣膜未被擊穿的電氣上未連接的狀態(tài) 時，"0 (零)"被指派，而當(dāng)其處于電容器的絕緣膜被擊穿的電氣上連接的狀態(tài)時，"1"被指派。電容器101可被用作非易失性ROM。執(zhí)行電熔絲的絕緣膜的擊穿操作(以下稱為"寫操作")所需的高電 壓由半導(dǎo)體芯片中提供的升壓器電路201生成。此外，當(dāng)試圖每次向多個 電容器101進(jìn)行寫入以作為寫操作時，可能有巨大的電流流動，因而通過 提供移位寄存器205逐一地向電容器執(zhí)行寫操作，如圖19所示。將給出對電容器(電熔絲)101的寫入操作的描述。首先，升壓器電 路201將多個電容器101的公共節(jié)點處的電壓VRR升高到高電壓(例如 8V)。此時，電容器的另一端子節(jié)點n3處于浮空狀態(tài)，因而節(jié)點n3的電 勢也增大。在該狀態(tài)下，電容器101的兩個端子的電勢之間的差異仍較 小。移位電阻器205所選擇的寫信號WRT被寫入其中的晶體管103導(dǎo) 通，并且利用節(jié)點n3作為地，高電壓被施加到電容器101的兩個端子之 間，以擊穿電容器101的絕緣膜。此時，在與未選擇的寫信號WRT相對 應(yīng)的電容器101中，節(jié)點n3仍處于浮空狀態(tài)，因而高電壓不被施加到未 被選擇的電容器101的兩個端子之間。注意在包括電熔絲電路的半導(dǎo)體存儲器芯片的電源啟動時讀電路110 的操作與以上圖20中描述的相同。圖3是示出與圖19相對應(yīng)的熔絲電路的示例性寫操作的時序圖。因 此這里將省略對與圖19相同的信號的描述。在電壓VRR下，與信號EF-WRITE相同周期的8V脈沖被生成。預(yù)充電信號PRE與時鐘信號EF-CLK 具有相同的周期，并且就在相應(yīng)的時刻tl至t5之前定期地具有高電平脈 沖。隨著時間流逝，節(jié)點n3的電壓由于泄漏之類的原因而下降。當(dāng)預(yù)充 電信號PRE變?yōu)楦唠娖綍r，晶體管121導(dǎo)通，并且電壓VPP被提供到節(jié) 點n2。結(jié)果，在晶體管102中，柵極和源極的電壓都為VPP (例如 3V)，并且節(jié)點n3被預(yù)充電且其電勢增大。節(jié)點n3被預(yù)充電信號PRE 定期地預(yù)充電，因而可防止節(jié)點n3的電勢降低?；诖耍?dāng)寫信號WRT 處于低電平時，電容器101的兩端的電壓301可被降低，因而可以防止電
容器101的絕緣膜被擊穿。圖4是示出根據(jù)本實施例的系統(tǒng)級封裝(SIP)的配置示例的視圖。在封裝401中，提供了存儲器芯片402和邏輯芯片403。存儲器芯片402包 括電熔絲電路404。存儲器芯片402對應(yīng)于圖15中的半導(dǎo)體存儲器芯片， 并且電熔絲電路404對應(yīng)于圖15中的電熔絲電路1501。邏輯芯片403包 括存儲器控制器405，并且被連接到外部引腳406。存儲器控制器405經(jīng) 由地址線、數(shù)據(jù)線和控制線來控制存儲器芯片402。圖5是示出邏輯芯片403和存儲器芯片402之間的連接線的視圖。邏 輯芯片403向存儲器芯片402輸出信號/CE、 /0E、 /WE、 /UB、 /LB和AO (零)至A22。此外，邏輯芯片403輸入/輸出關(guān)于存儲器芯片402的數(shù)據(jù) DQ。信號/CE是芯片使能信號。信號/OE是輸出使能信號。信號/WE是寫 使能信號。信號/UB是高字節(jié)使能信號。信號/LB是低字節(jié)使能信號。信 號AO (零)至A22是23位地址信號。圖6是示出從邏輯芯片403中的存儲器控制器405輸出到存儲器芯片 402的電熔絲的示例性操作代碼的視圖。代碼號"0 (零)"是地址選通模式進(jìn)入代碼，其使得所有地址AO (零)至A22都為"0 (零)"。該代碼用于指示開始獲取地址信號到圖 2中的地址電阻器204中。代碼號"1"是地址選通模式退出代碼，其使得地址信號Al至A22為 "0 (零)"，并且使得地址信號AO (零)為"1"。這是用于指示結(jié)束 將地址信號獲取到圖2中的地址電阻器204中的操作的代碼。代碼號"2"是電烙絲寫模式進(jìn)入碼，其使得地址信號AO (零)和地 址信號A2至A22為"0 (零)"，并且使地址信號Al為"1"。該代碼 是用于指示在圖19中的時刻tl和時刻tl之后開始對電熔絲進(jìn)行寫入的代 碼。代碼號"3"是電熔絲寫模式退出代碼，其使得地址信號A2至A22為 "0 (零)"，并且使地址信號AO (零)和Al為"1"。該代碼是用于指示結(jié)束對電熔絲的寫入的代碼。圖7是示出圖6中的電熔絲操作代碼被輸入其中的電熔絲控制電路
202 (圖2)的配置示例的電路圖，圖8是示出其示例性操作的時序圖。在 存儲器芯片402中提供了電熔絲控制電路202。為了輸入電熔絲操作代 碼，地址信號A5至A22被置于"0 (零)"，芯片使能信號/CE被置于低 電平，寫使能信號/WE被置于低電平，并且四個脈沖作為輸出使能信號 /OW被輸入。僅限電源設(shè)定信號POR是在電源啟動時具有高電平脈沖的 信號。利用僅限電源設(shè)定信號POR，重置信號RST重置四個觸發(fā)器(FF)。利用輸出使能信號/OE的四個脈沖，最終級的觸發(fā)器輸出高電平 脈沖，作為信號TEST-ENTRY。
圖9是示出連接到圖7的電熔絲控制電路202 (圖2)的配置示例的 電路圖。當(dāng)信號TEST-ENTRY變?yōu)楦唠娖讲⑶业刂沸盘朅2至A4變?yōu)?0(零)"時，其操作如下。當(dāng)?shù)刂沸盘朅0 (零)和Al為"0 (零)"時(對應(yīng)于圖6中的代碼號"0 (零)")，信號MODE—ADDSTRB變?yōu)楦?電平。當(dāng)?shù)刂沸盘朅O (零)為"1"并且地址信號Al為"0 (零)"時(對應(yīng)于圖6中的代碼號"1")，信號MODE—ADDSTRB變?yōu)榈碗娖健?當(dāng)?shù)刂沸盘朅O (零)為"0 (零)"并且地址信號Al為"1"時(對應(yīng)于 圖6中的代碼號"2")，信號MODE—WRITE—EFUSE變?yōu)楦唠娖健．?dāng)?shù)?址信號AO (零)和Al為"1"時(對應(yīng)于圖6中的代碼號"3")，信號 MODE_WRITE—EFUSE變?yōu)榈碗娖健Ｗ⒁?，利用僅限電源設(shè)定信號 POR，信號MODE—ADDSTRB和MODE—WRITE—EDUSE被重置到低電 平。圖10是示出連接到圖9的電熔絲控制電路202 (圖2)的配置示例的 電路圖，圖11是示出其示例性操作的時序圖。信號MODE—ADDSTRB從 圖9中的電路輸入。當(dāng)信號MODE_ADDSTRB為高電平時，芯片使能信 號/CE被置于低電平，寫使能信號/WE被置于高電平，并且輸出使能信號 /OE被從低電平變到高電平，使得在信號EF一STRB中生成高電平脈沖。 信號EF一STRB是圖2和圖19中的信號EF一STRB。圖12是示出連接到圖9的電熔絲控制電路202 (圖2)的配置示例的 電路圖，圖13是示出其示例性操作的時序圖。信號 MODE—WRITE—EFUSE 從圖 9 中的電路輸入。當(dāng)信號MODE—WRITE—EFUSE處于高電平時，具有恒定周期的信號被輸入，作為 高字節(jié)使能信號/UB。節(jié)點Q0 (零)和Ql分別示出了兩個觸發(fā)器的輸出 節(jié)點的電壓。時鐘信號EF-CLK、寫信號EF-WRITE和預(yù)充電信號PRE由 該電路生成。這些時鐘信號EF-CLK、寫信號EF-WRITE和預(yù)充電信號 PRE分別是圖2、 3和9中的時鐘信號EF-CLK、寫信號EF-WRITE和預(yù)充 電信號PRE。圖14是示出當(dāng)圖4中的邏輯芯片403中的存儲器控制器405對存儲器 芯片402中的電熔絲電路404進(jìn)行寫入時的過程示例的流程圖；在步驟S1401中，存儲器控制器405向存儲器芯片402中的電熔絲控 制電路202指示圖6中的代碼號"0 (零)"的地址選通模式進(jìn)入。具體 而言，存儲器控制器405向電熔絲控制電路202輸出圖8中所示的信號。基本上，在步驟S1402中，存儲器控制器405向電熔絲控制電路202 輸出圖11所示的信號。然后，電熔絲控制電路202將地址信號和有效信 號獲取到地址電阻器204中。然后，在步驟S1403中，存儲器控制器405向存儲器芯片402中的電 熔絲控制電路202指示圖6中的代碼號"1"的地址選通模式退出。具體 而言，存儲器控制器405向電熔絲控制電路202輸出圖8所示的信號。這 樣，電熔絲控制電路202結(jié)束上述獲取操作。然后，在步驟S1404中，存儲器控制器405向存儲器芯片402中的電 熔絲控制電路202指示圖6中的代碼號"2"的電熔絲寫模式進(jìn)入。具體 而言，存儲器控制器405向電熔絲控制電路202輸出圖8所示的信號。然后，在步驟S1405中，存儲器控制器405進(jìn)行時鐘控制(dock)以 向電熔絲控制電路202輸出圖13所示的字節(jié)使能信號/UB。然后，電熔絲 控制電路202執(zhí)行對電熔絲電路215的寫入操作。然后，在步驟S1406中，存儲器控制器405向存儲器芯片402中的電 熔絲控制電路202指示圖6中的代碼號"3"的電熔絲寫模式退出。具體 而言，存儲器控制器405向電熔絲控制電路202輸出圖8所示的信號。這 樣，電熔絲控制電路202結(jié)束上述寫操作。如上所述，根據(jù)本實施例，通過定期地對電容器101的節(jié)點n3進(jìn)行
預(yù)充電，可以防止節(jié)點n3的電勢下降。因此，當(dāng)不對電容器101進(jìn)行寫 入指示時，可以防止由于對電容器的兩端施加高電壓而對其進(jìn)行意外寫 入。優(yōu)點之一是可以增大其上安裝了許多電熔絲的半導(dǎo)體集成電路和其中 封裝了該半導(dǎo)體集成電路的電子部件的可靠性。電容器101構(gòu)成電熔絲。寫電路通過根據(jù)寫信號WRT向電容器101 的兩個端子施加電壓而擊穿電容器101的絕緣膜。如圖1和圖2所示，提供了多個電烙絲電路215，每個電熔絲電路 215包括寫電路和電容器101的群組。如圖3和19所示，各群組中的寫電 路分別在各不相同的定時根據(jù)寫信號WRT向相應(yīng)的電容器101施加電 壓。寫電路根據(jù)寫信號WRT向電容器101的第一端子施加第一電勢VRR 并且向電容器101的第二端子施加低于第一電勢VRR的第二電勢 (地)，從而擊穿電容器101的絕緣膜。此外，否則的話寫電路根據(jù)寫信 號WRT向電容器101的第二端子施加第二電勢(地)以將電容器101的 第二端子置于浮空狀態(tài)。寫電路包括場效應(yīng)晶體管103，該晶體管103的 柵極連接到寫信號WRT，其漏極經(jīng)由場效應(yīng)晶體管102連接到電容器101 的第二端子，并且其源極連接到第二電勢(地)。預(yù)充電電路對電容器101的端子進(jìn)行預(yù)充電。預(yù)充電電路包括場效應(yīng) 晶體管121，該晶體管121的柵極連接到預(yù)充電信號PRE,其漏極經(jīng)由場 效應(yīng)晶體管102連接到電容器101的端子，并且其源極連接到預(yù)充電電勢 VPP。如圖15所示，存儲器器件包括電熔絲電路1501;包括多個存儲器 單元的正常存儲器單元陣列1503;以及包括用于替換正常存儲器單元陣列 1503中的存儲器單元的存儲器單元的冗余存儲器單元陣列1504。電熔絲 電路1501中的電容器101 (圖1)記憶正常存儲器單元陣列1503中要替 換的存儲器單元的地址。電熔絲電路1501、正常存儲器單元陣列1503和 冗余存儲器單元陣列1504在存儲器芯片402 (圖4)中提供。如圖4所 示，存儲器芯片402被封裝在封裝401中。存儲器器件還包括控制關(guān)于半 導(dǎo)體存儲器芯片402的寫電路103的操作的存儲器控制器405。應(yīng)當(dāng)注意，任何上述實施例都只是實現(xiàn)本發(fā)明的具體示例，并且應(yīng)當(dāng)
理解，本發(fā)明的技術(shù)范圍并不應(yīng)當(dāng)被理解為受這些實施例所限。換言之， 在不脫離本發(fā)明的技術(shù)精神和主要特征的情況下，本發(fā)明可按各種形式實 現(xiàn)。利用預(yù)充電，可避免對電熔絲的寫入故障。本實施例的所有方面都應(yīng)當(dāng)被認(rèn)為是示例性的而非限制性的，因此希 望處于權(quán)利要求的等同物的含義和范圍之內(nèi)的所有變化都被包含在其中。 在不脫離本發(fā)明的精神或本質(zhì)特性的情況下，本發(fā)明可按其他具體形式實 現(xiàn)。本申請基于2006年8月18日遞交的在先日本專利申請No. 2006-223427并要求其優(yōu)先權(quán)，這里通過引用將其全部內(nèi)容并入。
權(quán)利要求
1.一種電熔絲電路，包括構(gòu)成電熔絲的電容器；寫電路，所述寫電路通過根據(jù)寫信號向所述電容器的兩個端子之間施加電壓來擊穿所述電容器的絕緣膜；以及預(yù)充電電路，其對所述電容器的端子進(jìn)行預(yù)充電。
2. 如權(quán)利要求1所述的電熔絲電路，其中提供了多個群組，每個群組構(gòu)成所述電容器和所述寫電路，并且 其中，各個群組中的所述寫電路分別在各不相同的定時根據(jù)所述寫信 號向所述電容器施加電壓。
3. 如權(quán)利要求2所述的電熔絲電路，其中提供了多個群組，每個群組構(gòu)成所述電容器和所述寫電路，并且 其中，在各個群組中的所述寫電路分別在各不相同的定時根據(jù)所述寫 信號向所述電容器施加電壓期間，對所述電容器的端子執(zhí)行預(yù)充電操作。
4. 如權(quán)利要求1所述的電熔絲電路，其中，在其他情況下，所述預(yù)充電電路根據(jù)預(yù)充電信號向所述電容器 的第二端子施加預(yù)充電電勢，以將所述電容器的第二端子置于浮空狀態(tài)。
5. 如權(quán)利要求4所述的電熔絲電路，其中，所述預(yù)充電電路包括第一場效應(yīng)晶體管，該第一場效應(yīng)晶體管 的漏極連接到所述電容器的端子，并且其源極連接到所述預(yù)充電電勢。
6. 如權(quán)利要求5所述的電熔絲電路，還包括連接在所述第一場效應(yīng)晶 體管的漏極和所述電容器的端子之間的第二場效應(yīng)晶體管。
7. 如權(quán)利要求4所述的電熔絲電路，其中，所述寫電路通過根據(jù)所述寫信號向所述電容器的第一端子施加 第一電勢并向所述電容器的第二端子施加低于所述第一電勢的第二電勢來 擊穿所述電容器的絕緣膜。
8. 如權(quán)利要求7所述的電熔絲電路，其中，在其他情況下，所述寫電路根據(jù)所述寫信號向所述電容器的第 二端子施加所述第二電勢以將所述電容器的第二端子置于浮空狀態(tài)。
9. 如權(quán)利要求8所述的電熔絲電路，其中，所述寫電路包括第一場效應(yīng)晶體管，該第一場效應(yīng)晶體管的柵 極連接到所述寫信號，并且其源極連接到所述電容器的第二端子。
10. 如權(quán)利要求4所述的電熔絲電路，還包括連接在所述第一場效應(yīng)晶體管的漏極和所述電容器的第二端子之間的第二場效應(yīng)晶體管。
11. 如權(quán)利要求10所述的電熔絲電路，其中，所述預(yù)充電電路包括第三場效應(yīng)晶體管，該第三場效應(yīng)晶體管 的漏極經(jīng)由所述第二場效應(yīng)晶體管連接到所述電容器的第二端子，并且其 源極連接到預(yù)充電電勢。
12. —種存儲器器件，包括如權(quán)利要求1所述的電熔絲電路； 包括多個存儲器單元的正常存儲器單元陣列；以及 包括用于替換所述正常單元陣列中的存儲器單元的冗余存儲器單元陣列；其中，所述電熔絲電路中的電容器記憶所述正常存儲器單元陣列中將 被替換的存儲器單元的地址。
13. —種包括如權(quán)利要求12所述的存儲器器件的電子部件，所述存儲器器件包括電熔絲電路、正常存儲器單元陣列和冗余存儲器單元陣列以及 其中提供有所述電熔絲電路、所述正常存儲器單元陣列和所述冗余存儲器 單元陣列的半導(dǎo)體存儲器芯片，其中，所述半導(dǎo)體存儲器芯片被安裝在封裝中。
14. 如權(quán)利要求13所述的電子部件，其中，具有控制關(guān)于所述半導(dǎo)體存儲器芯片的寫電路的操作的存儲器 控制器的芯片與所述半導(dǎo)體存儲器器件安裝在同一封裝中。
全文摘要
提供了一種電熔絲電路，其包括構(gòu)成電熔絲的電容器；寫電路，其通過根據(jù)寫信號向電容器的兩個端子之間施加電壓來擊穿電容器的絕緣膜；以及預(yù)充電電路，其對電容器的端子進(jìn)行預(yù)充電。
文檔編號G11C17/18GK101127245SQ20071013577
公開日2008年2月20日 申請日期2007年8月16日 優(yōu)先權(quán)日2006年8月18日
發(fā)明者山口秀策 申請人:富士通株式會社