移位寄存器的制作方法

文檔序號：6778390閱讀：376來源：國知局

專利名稱：移位寄存器的制作方法
技術領域：
本發(fā)明涉及一種移位寄存器(Shift Register),特別是涉及一種以第 n+1級或第n+2級移位寄存器單元的特定電壓訊號來控制第n級移位寄存器單元操作的移位寄存器。
背景技術：
在科技發(fā)展日新月異的現今時代中，液晶顯示器已經廣泛地應用在電子顯示產品上，如電視、計算機屏幕、筆記型計算機、行動電話或個人數字助理等。液晶顯示器包括數據驅動器(Data Driver)、掃瞄驅動器(Scan Driver) 及液晶顯示面板，其中液晶顯示面板中具有像素陣列，而掃瞄驅動器用以依序開啟像素陣列中對應的像素列，以將數據驅動器輸出的像素數據掃瞄至像素，進而顯示出欲顯示的影像。
現今的技術多以移位寄存器(Shift Register)來實現出可依序開啟像素陣列中對應的像素列的掃瞄驅動器。由于掃瞄驅動器對液晶顯示器的顯示畫面質量影響很大，因此如何設計出使用壽命長及輸出訊號失真輕微的移位寄存器，以提升掃瞄驅動器的效能與液晶顯示器的顯示畫面質量是業(yè)界所致力的方向之一。

發(fā)明內容
本發(fā)明有關于一種移位寄存器(Shift Register),其中各級移位寄存器單元具有使用壽命長、輸出訊號失真輕微的優(yōu)點，而應用此移位寄存器的液晶顯示器具有顯示畫面質量較佳的優(yōu)點。
根據本發(fā)明提出一種移位寄存器，具有多級彼此串聯連接的移位寄存器單元，其中第n級移位寄存器單元輸出輸出訊號，其為第n+l級移位寄存器單元的輸入訊號，n為自然數。第n級移位寄存器單元包括第一、第二及第三電平控制單元及第一、第二控制單元。第一電平控制單元用以提供第一時序訊號至輸出端。第一驅動單元與第一電平控制單元的輸入端耦接于第一節(jié)
點，第一節(jié)點的電壓為第一控制訊號。第一驅動單元用以響應于輸入訊號的
前緣(Front Edge)導通第一電平控制單元，并用以于第二控制訊號的電平高于第三控制訊號的電平時關閉第一電平控制單元。第二電平控制單元用以提供第一電壓至輸出端。第二驅動單元用以響應于第一控制訊號的前緣關閉第二電平控制單元，并響應于第一控制訊號的后緣(Rear Edge)來導通第二電平控制單元。第三電平控制單元用以響應于第n+2級移位寄存器單元的第一控制訊號的前緣來提供第一電壓至輸出端。
根據本發(fā)明提出另一種移位寄存器，具有多級彼此串聯連接的移位寄存器單元，其中第n級移位寄存器單元輸出輸出訊號，其為第n+l級移位寄存器單元的輸入訊號，n為自然數。第n級移位寄存器單元包括第一、第二及第三電平控制單元及第一、第二驅動單元。第一及第二電平控制單元分別用以提供第一時序訊號及第一電壓至輸出端。第一驅動單元與第一電平控制單元的輸入端耦接于第一節(jié)點，其電壓為一第一控制訊號。第一驅動單元用以響應于輸入訊號的前緣導通第一電平控制單元，并用以于第二控制訊號的電平高于第三控制訊號的電平時關閉第一電平控制單元。第二驅動單元用以響應于第一控制訊號的前緣關閉第二電平控制單元，并響應于第一控制訊號的后緣來導通第二電平控制單元。第三電平控制單元用以響應于第n+l級移位寄存器單元的第一控制訊號來提供第一時序訊號的低電壓電平至輸出端。
根據本發(fā)明提出再一種移位寄存器，具有多級彼此串聯連接的移位寄存器單元，其中第n級移位寄存器單元輸出輸出訊號，其為第n+l級移位寄存器單元的輸入訊號，n為自然數。第n級移位寄存器單元包括第一、第二電平控制單元及第一、第二驅動單元。第一及第二電平控制單元分別用以提供第一時序訊號及第一電壓至輸出端。第一驅動單元與第一電平控制單元的輸入端耦接于第一節(jié)點，其電壓為第一控制訊號。第一驅動單元用以響應于輸入訊號的前緣導通第一電平控制單元，并用以響應于第n+2級移位寄存器單元的第一控制訊號的前緣來關閉第一電平控制單元。第二驅動單元用以響應于第一控制訊號的前緣關閉第二電平控制單元，并響應于第一控制訊號的后緣來導通第二電平控制單元。
根據本發(fā)明提出再一種移位寄存器，具有多級彼此串聯連接的移位寄存器單元，其中第n級移位寄存器單元輸出的輸出訊號，其為第n+l級移位寄存器單元的輸入訊號，n為自然數。第n級移位寄存器單元包括第一、第二
電平控制單元及第一、第二驅動單元。第一及第二電平控制單元分別用以提供第一時序訊號及第一電壓至輸出端。第一驅動單元與第一電平控制單元的輸入端耦接于第一節(jié)點，其電壓為第一控制訊號。第一驅動單元用以響應于輸入訊號的前緣導通第一電平控制單元，并用以響應于第n+l級移位寄存器單元的第一控制訊號的前緣來關閉第一電平控制單元。第二驅動單元用以響應于第一控制訊號的前緣關閉第二電平控制單元，并響應于第一控制訊號的后緣來導通二電平控制單元。
為讓本發(fā)明的上述內容能更明顯易懂，下文特舉一較佳實施例，并結合
附圖詳細說明如下

圖l示出.了依照本發(fā)明第一實施例的第一實施結構的移位寄存器的方塊圖。
圖2示出了圖l的移位寄存器單元S(n)的第一電路實施方式的詳細電路圖。
圖3示出了圖2中移位寄存器單元S(n)的相關訊號時序圖。
圖4示出了圖1的移位寄存器單元S(n)的第二電路實施方式的詳細電路圖。
圖5示出了圖1的移位寄存器單元S(n)的第三電路實施方式的詳細電路圖。
圖6示出了圖l的移位寄存器單元S(n)的第四電路實施方式的詳細電路圖。
圖7示出了圖l的移位寄存器單元S(n)的第五電路實施方式的詳細電路圖。
圖8示出了圖1的移位寄存器單元S(n)的第六電路實施方式的詳細電路圖。
圖9示出了圖1的移位寄存器單元S (n)的第七電路實施方式的詳細電路圖。
圖IO示出了圖1的移位寄存器單元S(n)的第八電路實施方式的詳細電路圖。
圖ll示出了圖10的移位寄存器單元的輸出訊號Vo(n)的模擬時序圖。
圖12示出了依照本發(fā)明第一實施例的第二實施結構的移位寄存器的方塊圖。
圖13示出了圖12的移位寄存器單元U(n)的第一電路實施方式的詳細電路圖。
圖14示出了圖12的移位寄存器單元U(n)的第二電路實施方式的詳細電路圖。
圖15示出了圖12的移位寄存器單元U(n)的第三電路實施方式的詳細電路圖。
圖16示出了圖12的移位寄存器單元U(n)的第四電路實施方式的詳細電路圖。
圖17示出了圖12的移位寄存器單元U(n)的第五電路實施方式的詳細電路圖。
圖18示出了圖12的移位寄存器單元U(n)的第六電路實施方式的詳細電路圖。
圖19示出了圖1的移位寄存器單元S(n)的第九電路實施方式的詳細電路圖。
圖20示出了圖1的移位寄存器單元S(n)的第十電路實施方式的詳細電路圖。
圖21示出了圖12的移位寄存器單元U(n)的第七電路實施方式的詳細電路圖。
圖22示出了圖12的移位寄存器單元U(n)的第八電路實施方式的詳細電路圖。
圖23示出了圖12的移位寄存器單元U(n)的第九電路實施方式的詳細電路圖。
圖24示出了圖12的移位寄存器單元U(n)的第十電路實施方式的詳細電路圖。
圖25示出了圖12的移位寄存器單元U(n)的第十一電路實施方式的詳細電路圖。
圖26示出了圖12的移位寄存器單元U(n)的第十二電路實施方式的詳細電路圖。
圖27示出了依照本發(fā)明第二實施例的第三實施結構的移位寄存器的方
塊圖。
圖28示出了圖27的移位寄存器單元W(n)的第一電路實施方式的詳細電路圖。
圖29示出了圖27的移位寄存器單元W(n)的第二電路實施方式的詳細電路圖。
圖30示出了圖27的移位寄存器單元W(n)的第三電路實施方式的詳細電路圖。
圖31示出了依照本發(fā)明第三實施例的第一實施結構的移位寄存器的方塊圖。
圖32示出了圖31的移位寄存器單元X(n)的第一電路實施方式的詳細電路圖。
圖33示出了圖31的移位寄存器單元X(n)的第二電路實施方式的詳細電路圖。
圖34示出了圖31的移位寄存器單元X(n)的第三電路實施方式的詳細電路圖。
圖35示出了圖31的移位寄存器單元X(n)的第四電路實施方式的詳細電路圖。
圖36示出了圖31的移位寄存器單元X(n)的第五電路實施方式的詳細電路圖。
圖37示出了圖31的移位寄存器單元X(n)的第六電路實施方式的詳細電路圖。
圖38示出了圖31的移位寄存器單元X(n)的第七電路實施方式的詳細電路圖。
圖39示出了圖31的移位寄存器單元X(n)的第八電路實施方式的詳細電路圖。
圖40示出了依照本發(fā)明第三實施例的第二實施結構的移位寄存器的方塊圖。
圖41示出了圖40的移位寄存器單元Y(n)的第一電路實施方式的詳細電路圖。
圖42示出了圖40的移位寄存器單元Y(n)的第二電路實施方式的詳細電路圖。
圖43示出了圖40的移位寄存器單元Y(n)的第三電路實施方式的詳細電路圖。
圖44示出了圖40的移位寄存器單元Y(n)的第四電路實施方式的詳細電路圖。
圖45示出了圖40的移位寄存器單元Y(n)的第五電路實施方式的詳細電路圖。
圖46示出了圖40的移位寄存器單元Y(n)的第六電路實施方式的詳細電路圖。
圖47示出了圖31的移位寄存器單元X(n)的第九電路實施方式的詳細電路圖。
圖48示出了圖31的移位寄存器單元X(n)的第十電路實施方式的詳細電路圖。
圖49示出了圖31的移位寄存器單元Y(n)的第七電路實施方式的詳細電路圖。
圖50示出了圖31的移位寄存器單元Y(n)的第八電路實施方式的詳細電路圖。
圖51示出了圖31的移位寄存器單元Y (n)的第九電路實施方式的詳細電路圖。
圖52示出了圖31的移位寄存器單元Y(n)的第十電路實施方式的詳細電路圖。
圖53示出了圖31的移位寄存器單元Y (n)的第十一電路實施方式的詳細電路圖。
圖54示出了圖31的移位寄存器單元Y(n)的第十二電路實施方式的詳細電路圖。
圖55示出了圖27的移位寄存器單元W(n)的第四電路實施方式的詳細電路圖。
圖56示出了圖27的移位寄存器單元W(n)的第五電路實施方式的詳細電路圖。
圖57示出了圖27的移位寄存器單元W(n)的第六電路實施方式的詳細電路圖。
圖58A與圖58B分別示出了第一實施例的第一實施結構的移位寄存器使
用于三個時序訊號的方塊圖與時序訊號波形圖。
圖59A與圖59B分別示出了第一實施例的第一實施結構的移位寄存器使用于四個時序訊號的方塊圖與時序訊號波形圖。
附圖符號說明
100、 200、 300、 400、 500:移位寄存器
S(1)-S(m)、 U(l)-U(m)、 W(l)-W(m)、 X(l)-X(ra)、 Y (1) -Y (ra):移位寄
存器單元
IN:輸入端
OUT:輸出端
RT、 RT1、 RT2:控制端
C:時序端
CB:反向時序端
Pl、 P2:節(jié)點
STV:起始訊號
Vo(l)-Vo(m):輸出訊號
CLK、 CLKB:時序訊號
VDD、 VSS:電壓
T1-T13、 T6，、 T9，晶體管
Vcl(l)-Vcl(m)、 Vc2(1)-Vc2(m):控制訊號
202a、 2Q2b:驅動單元
204a、 204b、 204c:電平控制單元
302:偏壓單元
△ V:差值電壓
Vthl:閾電壓
TP1、 TP2、 TP3.'時序周期
Cl:電容
Cgs:寄生電容
10、 11:曲線
具體實施例方式
第一實施例
本實施例的移位寄存器具有m級相等且彼此串聯連接的移位寄存器單元，各級移位寄存器單元輸出的輸出訊號為其下一級移位寄存器單元的輸入
訊號。移位寄存器例如應用于液晶顯示器的掃瞄驅動器(Scan Driver)中，其用以依序地輸出輸出訊號來做為掃瞄驅動器的掃瞄訊號。掃瞄訊號輸出至液晶顯示器的液晶顯示面板中，以依序地開啟液晶顯示面板中的ra列像素，來將對應的數據寫入各像素中。tn為大于1的自然數。
本實施例的第n級移位寄存器單元包括第一電平控制單元、第一驅動單元、第二電平控制單元、第二驅動單元及第三電平控制單元。第一電平控制單元用以提供第一時序訊號至輸出端。第一驅動單元與第一電平控制單元的輸入端耦接于一節(jié)點，其電壓為第一控制訊號。第一驅動單元用以響應于輸入訊號的前緣(Front Edge)導通第一電平控制單元，并用以于第二控制訊號的電平高于第三控制訊號的電平時關閉第一電平控制單元。
第二電平控制單元用以提供第一電壓至輸出端。第二驅動單元用以響應于第一控制訊號的前緣關閉第二電平控制單元，并響應于第一控制訊號的后緣(Rear Edge)來導通第二電平控制單元。而第三電平控制單元用以響應于第n+2級移位寄存器單元的第一控制訊號的前緣來提供第一電壓至輸出端。 n為自然數。接下來，列舉多個實施結構來對第n級移位寄存器單元的操作詳細說明。
第一實施結構
請參照圖1,其示出了依照本發(fā)明第一實施例的第一實施結構的移位寄存器的方塊圖。移位寄存器100包括m個彼此串聯連接的移位寄存器單元 S(l)-S(m)，而其例如具有相等的結構。在本實施例中，移位寄存器單元 S(1)-S(m)包括輸入端IN、輸出端0UT、控制端RT、節(jié)點P1、時序端C與時序端CB。移位寄存器單元S(1)-S(m)根據輸入端IN、控制端RT、時序端C 與時序端CB的訊號來使輸出端OUT各自輸出輸出訊號Vo(l)-Vo On)。
移位寄存器單元S(l)的輸入端IN接收起始訊號STV,而移位寄存器單元S (2) -S (m)的輸入端IN依序接收前一級移位寄存器的輸出端OUT所輸出的輸出訊號Vo(l)-Vo(m-l)。
移位寄存器單元S(1)-S (m)中任兩相鄰的時序端C接收的時序訊號的致能時間相互錯開，而時序端CB接收的時序訊號的致能時間亦相互錯開，而
第n級移位寄存器單元S (n)的時序端CB與第n+l級移位寄存器單元S (n+l) 的時序端C接收的時序訊號的致能時間亦相互錯開。在本實施例中，以移位寄存器單元S (1) -S (m)中奇數級移位寄存器單元的時序端C與CB分別接收時序訊號CLK與CLKB,而其中偶數級移位寄存器單元的時序端C與CB分別接收時序訊號CLKB與CLK為例作說明。在本實施例中，時序訊號CLKB的致能時間與時序訊號CLK的致能時間例如為錯開(在本實施例中時序訊號CLKB與時序訊號CLK為反相訊號)。
移位寄存器單元S(l)-S(m-2)的控制端RT分別接收移位寄存器單元 S(3)-S(m)的PI節(jié)點的電壓訊號以做為控制訊號Vcl (3)-Vcl (m)。接下來，以移位寄存器單元S (1) -S (ra)中第n級移位寄存器單元S (n)為例來列舉本實施例的移位寄存器單元S (n)的多種電路實施方式作說明，n為自然數。
請參照圖2，其示出了圖1的移位寄存器單元S(n)的第一電路實施方式的詳細電路圖。本實施的移位寄存器單元S(n)包括驅動單元202a、 202b及電平控制單元204a、 204b及204c。驅動單元202a包括晶體管Tl、門及T8，驅動單元202b包括晶體管T4及T5，電平控制單元2(Ha、 20仆及20化分別包括晶體管T2、 T7及T6。本實施結構以晶體管Tl-T8均為N型薄膜晶體管 (Thin Film Transistor, TFT)為例作說明。
電平控制單元204c的晶體管T6的漏極(Drain)耦接至輸出端OUT,柵極 (Gate)接收第n+2級移位寄存器單元S(n+2)的控制訊號Vcl (n+2),源極 (Source)接收電壓VSS。電壓VSS的電平例如等于移位寄存器100的低電壓電平。晶體管T6用以響應于控制訊號Vcl(n+2)的前緣導通，來4是供電壓電平VSS至輸出端OUT,使輸出訊號Vo(n)等于電壓VSS。本實施例控制訊號 Vcl (n+2)的前緣例如為上升緣(Rising Edge)。
電平控制單元204a的晶體管T2的漏極接收時序訊號CLK，柵極與晶體管Tl的源極和晶體管T3的漏極耦接于節(jié)點PI以接收控制訊號Vcl (n)，源極耦接至輸出端OUT。晶體管T2用以于導通時提供時序訊號CLK的高電壓電平至輸出端OUT。
驅動單元202a的晶體管Tl的漏極接收電壓VDD,柵極接收第n-1級移位寄存器單元S(n-l)的輸出訊號Vo(n-l),源極耦接至節(jié)點Pl。其中電壓 VDD的電平例如為移位寄存器100的高電壓電平。晶體管Tl用以響應于輸出訊號Vo(n-l)的前緣來導通晶體管T2,使輸出訊號Vo(n)等于電壓VSS。本
實施例輸出訊號Vo (n-l)的前緣例如為上升緣。晶體管T3的漏極耦接至節(jié)點 Pl,;慨極接收時序訊號CLKB，源極^接收電壓Vo(n-1)。晶體管T3用以響應于時序訊號CLKB的上升緣來關閉晶體管T2。晶體管T8的漏極耦接至節(jié)點 P],柵極耦接至節(jié)點P2，以接收控制訊號Vc2 (n)，源極接收電壓VSS。晶體管T8用以響應于控制訊號Vc2 (n)的上升緣提供電壓VSS至節(jié)點Pl。
電平控制單元204b的晶體管T7的漏極耦接至輸出端OUT,柵極(Gate) 與晶體管T4的源極和晶體管T5的漏極耦接于節(jié)點P2以接收控制訊號 Vc2(n),源極接收電壓VSS。晶體管T7用以于導通時提供電壓VSS至輸出端 OUT。
驅動單元202b的晶體管T4的漏極與柵極相互耦接以接收電壓VDD，源極耦接至節(jié)點P2。晶體管T4用以持續(xù)地導通晶體管T7,以使輸出訊號Vo (n) 等于電壓VSS。晶體管T5的漏極耦接至節(jié)點P2,柵極接收控制訊號Vcl (n), 源極接收電壓VSS。晶體管T5用以響應于控制訊號Vcl(n)的前緣來關閉晶體管T7?？刂朴嵦朧cl(n)的前緣例如為上升緣。在本實施結構中，晶體管 T5的長寬比(Width/Length)例如大于晶體管T4的長寬比。如此，當晶體管 T5導通時，晶體管T5可使控制訊號Vc2 (n)的電平實質上等于低電壓VSS, 以關閉晶體管T7。晶體管T4及T5例如為偏壓單元302,用以響應于控制訊號Vcl (n)的前緣來拉低控制訊號Vc2 (n)的電平以關閉晶體管T7,并響應于控制訊號Vcl (n)的后緣來提升控制訊號Vc2 (n)的電平以導通晶體管T7。
請參照圖3，其示出了圖2中移位寄存器單元S(n)的相關訊號時序圖。
于時間周期TP1中輸出訊號Vo(n-l)等于電壓VDD,時序訊號CLK及控制訊
號Vcl(n+2)等于電壓VSS。此時晶體管T6為關閉，晶體管Tl導通并使晶體
管T2導通，使輸出訊號Vo(n)等于時序訊號CLK,亦即電壓VSS。而晶體管
Tl還使控制訊號Vcl(n)等于高電壓電平:Vcl (n) =■-Vthl。其中Vthl為
晶體管T1的閾電壓。晶體管T3亦為導通，其閾電壓例如等于晶體管Tl的
閾電壓，晶體管T3和晶體管Tl使控制訊號Vcl (n)上升至VDD-Vthl。而晶
體管T5亦為導通，以控制訊號Vc2(n)接近電壓VSS而關閉晶體管T7及T8。于時間周期TP2中輸出訊號Vo (n-1)、時序訊號CLKB及控制訊號Vcl (n+2) 等于電壓VSS，時序訊號CLK等于電壓VDD。此時晶體管T6、 T1及T3關閉，使節(jié)點Pl為浮接(Floating)。時序訊號CLK于時間周期TP2中由電壓VSS 提升等于電壓VDD,此巨幅的電壓變化將使電壓訊號Vcl(n)因推升效應 (Boot-Strapping)而進一步提升一個差值電壓△ V,使電壓訊號Vcl (n)等于
Vcl (n) =VDD-Vthl+ AV。在本實施結構中，差值電壓AV等于 AK = _￡￡f_(raD-ras)，其中Cgs為晶體管T2的內部寄生電容，而Cpl為
節(jié)點P1看到的等效電容。此時電壓訊號Vcl(n)致能晶體管T2,使輸出訊號 Vo(n)快速充電至電壓VDD。晶體管T5亦為導通，以使控制訊號Vc2 (n)接近低電壓VSS，以關閉晶體管T7。
在時間周期TP3中，時序訊號CLKB及控制訊號Vcl (n+2)均為高電平，輸出訊號Vo(n-l)等于電壓VSS。此時晶體管T6為導通，以提供電壓VSS至輸出端OUT來使輸出訊號Vo(n)等于電壓VSS。晶體管Tl為關閉而晶體管T3 為導通，以使控制訊號Vcl(n)等于電壓VSS，并關閉晶體管T2。晶體管T5 為關閉，此時晶體管T4提升控制訊號Vc2(n)的電平等于電壓VDD-Vth。晶體管T7及T8均為導通，以分別提供電壓VSS至輸出端OUT及節(jié)點Pl,以使輸出訊號Vo(n)及控制訊號Vcl (n)等于電壓VSS。
其中自時間周期TP3起到下一個時間周期TP1的前控制訊號Vc2 (n)持續(xù) 地等于電壓VDD-Vth。晶體管T7持續(xù)地導通以持續(xù)地將使輸出訊號Vo (n)等于電壓VSS，以避免其受到其它寄生電容產生的噪聲干擾，而造成液晶顯示器的掃瞄動作發(fā)生錯誤導致顯示畫面錯誤。然而，長時間導通將使得晶體管 T7的閾電壓因應力效應(Stress Effect)而提升，進而無法提供電壓VSS至輸出端OUT的功能，使得移位寄存器100產生誤動作(MalfimcUon)。因而本實施方式的移位寄存器單元S(n)設置晶體管T6，以彌補在晶體管T7因閾電壓提升而逐漸操作異常時，電壓訊號Vcl (n+2)可協助將輸出訊號Vo(n)拉低至低電壓VSS。如此既使晶體管T7操作異常，本實施方式的移位寄存器單元S (n)可使輸出訊號Vo (n)的訊號電平較不易發(fā)生錯誤。
本實施方式的第n級移位寄存器單元經由其本身的電路設計來產生控制訊號，并經由此控制訊號來對其本身的電路及第n+2級移位寄存器單元的操作進行控制。如此，本實施方式的第n級移位寄存器單元不使用其輸出訊號來對其本身或其它級移位寄存器單元的電路操作進行控制。如此，本實施例
架構的第n級移位寄存器單元及應用其掃瞄驅動器具有輸出訊號延遲時間較輕微的優(yōu)點，而且應用本實施方式的第n級移位寄存器單元的液晶顯示器更具有顯示畫面的質量較佳的優(yōu)點。
另外，本實施方式的第n級移位寄存器單元設置兩個用以拉低輸出訊號
電平的電平控制單元。當其中的一個電平控制單元因長時間導通而受到因應力效應的影響而逐漸操作異常時，本實施方式的第n級移位寄存器單元可經由另一電平控制單元來協助拉低輸出訊號，使其等于最低電壓電平。如此，
本實施方式的第n級移位寄存器單元可使輸出訊號的電平較不易因其中的電平控制單元操作異常而錯誤，而具有使用壽命較長的優(yōu)點。
請參照圖4,其示出了圖1的移位寄存器單元S(n)的第二電路實施方式的詳細電路圖。本實施方式的第n級移位寄存器單元S(n)與圖2的第n級移位寄存器單元S(n)不同之處在于驅動單元20h中晶體管n改為晶體管T9 的4妾線方式。
晶體管T9的漏極耦接至節(jié)點Pl,柵極接收控制訊號Vcl(n+2),源極接收電壓VSS。晶體管T9用以響應于控制訊號Vcl(n+2)的上升緣，來提供電壓VSS至節(jié)點Pl,使控制訊號Vcl (n)等于電壓VSS。
在時序周期TP1及TP2中，控制訊號Vcl(n+"等于電壓VSS，此時晶體管T9均為關閉。在時序周期TP3中，控制訊號Vcl (n+"等于電壓VDD-Vth，以導通晶體管T9，以提供電壓VSS至節(jié)點Pl,使電壓訊號Vcl(n)等于電壓 VSS,以關閉晶體管T2。
本實施方式的第n級移位寄存器單元S(n)以晶體管"來取代晶體管T3，然而，其與晶體管T3具有實質上相近的功效，用以于時序周期TP3中使控制訊號Vcl (n)等于電壓VSS。如此，本實施方式的第n級移位寄存器單元亦具有輸出負載較低及使用壽命較長的優(yōu)點，而應用本實施方式的第n級移位寄存器單元的液晶顯示器更具有顯示畫面的質量較佳的優(yōu)點。
請參照圖5,其示出了圖1的移位寄存器單元S(n)的第三電路實施方式的詳細電路圖。本實施方式的第n級移位寄存器單元S(n)與圖4的第n級移位寄存器單元S(n)不同之處在于驅動單元202b中還包括晶體管T3。晶體管 T3及T9具有實質上相近的功能，用以于時序周期TP3中使控制訊號Vcl (n) 等于電壓訊號VSS。如此，本實施方式的第n級移位寄存器單元亦具有輸出負載較低及使用壽命較長的優(yōu)點，而應用本實施方式的第n級移位寄存器單元的液晶顯示器更具有顯示畫面的質量較佳的優(yōu)點。
請參照圖6,其示出了圖1的移位寄存器單元S(n)的第四電路實施方式的詳細電路圖。本實施方式的第n級移位寄存器單元S(n)與圖5的第n級移位寄存器單元S(n)不同之處在于電平控制單元20化中還包括晶體管TIO。
晶體管T10的漏極耦接至輸出端OUT,柵極接收時序訊號CLKB,源極接收電壓VSS。晶體管T10用以響應于時序訊號CLKB來提供電壓VSS至輸出端 OUT，使輸出訊號Vo(n)等于電壓VSS。在時序周期TP1及TP3中，時序訊號 CLKB等于電壓VDD,此時晶體管TIG為導通以響應于時序訊號CLKB的上升緣使輸出訊號Vo(n)等于電壓VSS,而在時序周期TP2中，時序訊號CLKB等于電壓VSS，此時晶體管TIO為關閉。
本實施方式的第n級移位寄存器單元S(n)在電平控制單元204c中設置晶體管T10,以于時序周期TP1及TP3中使輸出訊號Vo(n)等于電壓VSS,以避免電路噪聲影響輸出訊號Vo(n)的訊號電平。如此，本實施方式的第n級
移位寄存器單元亦具有輸出負載較低及使用壽命較長的優(yōu)點，而應用本實施方式的第n級移位寄存器單元的液晶顯示器更具有顯示畫面的質量較佳的優(yōu)
點
請參照圖7,其示出了圖1的移位寄存器單元S(n)的第五電路實施方式的詳細電路圖。本實施方式的第n級移位寄存器單元與圖2的第n級移位寄存器單元不同之處在于驅動單元202b中還包括晶體管Tll。
晶體管Til的漏極接收電壓VDD，柵極接收時序訊號CLKB,源極耦接至節(jié)點P2。晶體管Tll用以響應于時序訊號CLKB來提供電壓VDD至節(jié)點P2, 使控制訊號Vc2(n)等于電壓VDD。其中晶體管Tll的長寬比小于晶體管T5，如此當晶體管T5及Tll均為導通時，控制訊號Vc2 (n)被晶體管T5拉低至電壓VSS。
在時序周期TP1及TP3中，時序訊號CLKB等于電壓VDD，此時晶體管 Tll為導通，用以使控制訊號Vc2(n)等于電壓VDD-Vth。然而晶體管T5在時序周期TP1為致能，使得控制訊號Vc2(n)被拉低致電壓VSS。而在時序周期 TP2中，時序訊號CLKB等于電壓VSS,而晶體管Tll為關閉。
本實施方式的第n級移位寄存器單元S(n)于電平控制單元204b中設置晶體管Tll,而其與晶體管T4具有實質上相近的功能，用以在時序周期TP3 中提升電壓訊號Vc2(n)的電平，使其等于電壓VDD-Vth。如此，本實施方式的第n級移位寄存器單元亦具有輸出負載較低及使用壽命較長的優(yōu)點，而應用本實施方式的第n級移位寄存器單元的液晶顯示器更具有顯示畫面的質量較佳的優(yōu)點。
請參照圖8-圖10,其分別示出了圖2的移位寄存器單元S(n)的第六到
第八電路實施方式的詳細電路圖。其中，第六到第八實施方式的第n級移位
寄存器單元S(n)分別為基于圖4-圖6的第n級移位寄存器單元S(n)所衍生的實施方式，而第六到第八實施方式與圖4-圖6的移位寄存器單元S(n)不同之處在于驅動單元202b中還包括晶體管Tll。如此，第六、第七及第八實施方式的移位寄存器單元S(n)的操作可根據第五實施方式中的敘述而類推得到。
請參照圖11,其示出了圖10的移位寄存器單元的輸出訊號Vo(n)的模擬時序圖。在本實施結構中以各晶體管Tl-Tll的雜散電阻為4.5kQ(千歐母)，而電容C1為15pf (PicoFarad)來對輸出訊號Vo(n)進行模擬。曲線10 為圖11A的移位寄存器單元S(n)的輸出訊號Vo(n)的訊號波形圖，而曲線11 為以下一級移位寄存器單元的輸出訊號Vo(n+l)來對晶體管T9及T6進行控制時的輸出訊號Vo， (n)的訊號波形仿真圖。而由曲線10及11可知本實施例的移位寄存器單元的輸出訊號Vo(n)具有延遲時間較輕微，其訊號電平上升及下降時間較短的優(yōu)點。
第二實施結構
請參照圖12,其示出了依照本發(fā)明第一實施例的第二實施結構的移位寄存器的方塊圖。移位寄存器200與本實施例的第一實施結構的移位寄存器 100不同之處在于各級移位寄存器單元U(1)-U(m-2)包括兩個控制端RT1及 RT2,其分別接收移位寄存器單元U(3)-U(m)的節(jié)點Pl上的控制訊號 Vcl (3) -Vcl (m)及移位寄存器單元U (2) -U (m-l)的輸出訊號Vo (2) -Vo (ra-l)。接下來，以移位寄存器單元U(1)-U(m)中的第n級移位寄存器單元U(n)的結構為例來列舉本實施例的移位寄存器單元U (n)的多種實施電路進行進一步 i兌明，n為自然凄t。
請參照圖13，其示出了圖12的移位寄存器單元U(n)的第一電路實施方式的詳細電路圖。本實施方式的移位寄存器單元U(n)與圖2的移位寄存器單元S(n)不同之處在于驅動單元202b中包括晶體管T12,并以晶體管T12取代圖2的移位寄存器單元S(n)中的晶體管T3。
晶體管T12的漏極耦接至節(jié)點Pl，柵極接收第n+l級移位寄存器單元 U(n+1)的輸出訊號Vo(n+l),源極接收電壓VSS。晶體管T12用以響應于輸出訊號Vo (n+l)的前緣來提供電壓VSS至節(jié)點Pl，使控制訊號Vcl (n)等于電壓VSS。在時序周期TP1及TP2中，輸出訊號Vo(n+l)等于電壓VSS,此時晶
體管T12均為關閉。在時序周期TP3中，控制訊號Vo(n+l)等于電壓VDD, 如此晶體管T12為導通，以提供電壓VSS至節(jié)點Pl，使電壓訊號Vcl(n)等于電壓VSS，以關閉晶體管T2。
本實施方式的第n級移位寄存器單元'J(n)以晶體管T12來取代圖2.中移位寄存器單元S(n)的晶體管T3，然而，其與晶體管T3具有實質上相近的功效，用以在時序周期TP3中使控制訊號Vcl(n)等于電壓VSS。如此，本實施方式的第n級移位寄存器單元亦具有輸出負載較低及使用壽命較長的優(yōu)點，而應用本實施方式的第n級移位寄存器單元的液晶顯示器更具有顯示畫面的質量較佳的優(yōu)點。
請參照圖14,其示出了圖12的移位寄存器單元U(n)的第二電路實施方式的詳細電路圖。本實施方式的移位寄存器單元U(n)與圖13的移位寄存器單元S(n)不同之處在于驅動單元202b中還包括晶體管T3。然而，由于晶體管T3的功能與晶體管T12具有實質上相近的功效，用以在時序周期TP3中使控制訊號Vcl(n)等于電壓VSS。如此，本實施方式的第n級移位寄存器單元亦具有輸出負載較低及使用壽命較長的優(yōu)點，而應用本實施方式的第n級移位寄存器單元的液晶顯示器更具有顯示畫面的質量較佳的優(yōu)點。
請參照圖15，其示出了圖12的移位寄存器單元U(n)的第三電路實施方式的詳細電路圖。本實施方式的移位寄存器單元U(n)與圖14的移位寄存器單元U(n)不同之處在于電平控制單元204c中還包括晶體管TIO。如此，本實施方式的第n級移位寄存器單元U (n)可在時序周期TP 1及TP3中使輸出訊號Vo(n)等于電壓VSS,以避免其寄生電容產生的噪聲影響輸出訊號Vo(n) 的訊號電平。如此，本實施方式的第n級移位寄存器單元亦具有輸出負載較低及使用壽命較長的優(yōu)點，而應用本實施方式的第n級移位寄存器單元的液晶顯示器更具有顯示畫面的質量較佳的優(yōu)點。
請參照圖16-圖18，其分別示出了圖12的移位寄存器單元U(n)的第四到第六電路實施方式的詳細電路圖。其中，第四到第六實施方式的第n級移位寄存器單元U(n)分別為基于圖13-圖15的第n級移位寄存器單元U(n)所衍生的實施方式。第四到第六實施方式與圖13-圖15的移位寄存器單元U(n) 不同之處在于驅動單元202b中還包括晶體管Tll,其和晶體管T4具有實質上相近的功能，用以在時序周期TP3中提升電壓訊號Vc2(n)的電平，使其為電壓VDD-Vth。如此，本實施方式的第n級移位寄存器單元亦具有輸出負載
較低及使用壽命較長的優(yōu)點，而應用本實施方式的第n級移位寄存器單元的液晶顯示器更具有顯示畫面的質量較佳的優(yōu)點。第二實施例
本實施例的移位寄存器與第一實施例的移位寄存器不同之處在于其中
第n級移位寄存器單元的驅動單元用以響應于第n+2級移位寄存器單元的第一控制訊號的前緣來關閉第一電平控制單元。n為自然lt。接下來，列舉實施結構來對第n級移位寄存器單元的操作詳細說明。第一實施結構
本實施結構的移位寄存器與圖1中示出了的第一實施例中第一實施結構的移位寄存器在實質上相等，請參照相關敘述。
請參照圖19,其示出了圖l的移位寄存器單元S(n)的第九電路實施方式的詳細電路圖。本實施方式的移位寄存器單元S (n)與圖8的移位寄存器單元不同之處在于其不具有電平控制單元204c,而僅經由電平控制單元204b 來使輸出訊號Vo (n)等于電壓VSS，以避免電路噪聲影響輸出訊號Vo (n)的訊號電平。如此，本實施方式的第n級移位寄存器單元亦具有輸出負載較低的優(yōu)點，而應用本實施方式的第n級移位寄存器單元的液晶顯示器更具有顯示畫面的質量較佳的優(yōu)點。
請參照圖20,其示出了圖1的移位寄存器單元S(n)的第十電路實施方式的詳細電路圖。本實施方式的移位寄存器單元S(n)與圖19的移位寄存器單元不同之處在于其驅動單元202a還包括晶體管T3,其用以響應于時序訊號CLKB來提供輸出訊號Vo(n-l)至節(jié)點Pl。如此，本實施方式的第n級移位寄存器單元亦具有輸出負載較低的優(yōu)點，而應用本實施方式的第n級移位寄存器單元的液晶顯示器更具有顯示畫面的質量較佳的優(yōu)點。
第二實施結構
本實施結構的移位寄存器與圖12中示出了的第一實施例中第二實施結構的移位寄存器在實質上相等，請參照相關敘述。
請參照圖21,其示出了圖12的移位寄存器單元U(n)的第七電路實施方式的詳細電路圖。本實施方式的移位寄存器單元U(n)與圖20的移位寄存器單元不同之處在于其不具有晶體管Tll，而還包括電平控制單元204c,其中包括晶體管T13。
晶體管T13的漏極耦接至輸出端OUT,柵極接收第n+l級移位寄存器單
元U(n+l)的輸出訊號Vo(n+l)，源極接收電壓VSS。晶體管T13用以響應于輸出訊號Vo(n+l)的前緣來提供電壓VSS至輸出端0UT，使輸出訊號Vo (n) 等于電壓VSS。
在時序周期TP1中，輸出訊號Vo (n+l)等于電壓VSS,此時輸出訊號Vo (n) 等于電壓VSS。在時序周期TP2中，輸出訊號Vo(n+l)等于電壓VSS，此時晶體管T13為關閉以使輸出訊號Vo(n)等于電壓VDD。而在時序周期TP3中，輸出訊號Vo (n+l)等于電壓VDD，此時晶體管Tl 3為導通，以使輸出訊號Vo (n) 等于電壓VSS。
本實施方式的第n級移位寄存器單元U(n)在電平控制單元204c中設置晶體管T13，以在時序周期TP3中使輸出訊號Vo(n)等于電壓VSS，以避免電路噪聲影響輸出訊號Vo(n)的訊號電平。由于本實施方式的地n級移位寄存器單元根據第n+l級移位寄存器單元的輸出訊號來控制一個晶體管的操作，如此，本實施方式的第n級移位寄存器單元亦具有輸出負載較低及使用壽命較長的優(yōu)點，而應用本實施方式的第n級移位寄存器單元的液晶顯示器更具有顯示畫面的質量較佳的優(yōu)點。
請參照圖22,其示出了圖12的移位寄存器單元U(n)的第八電路實施方式的詳細電路圖。本實施方式的移位寄存器單元U(n)與圖n的移位寄存器單元不同的處在于驅動單元202a中還包括晶體管T3,用以響應于時序訊號 CLKB來提供輸出訊號Vo(n-l)至節(jié)點Pl。如此，本實施方式的第n級移位寄存器單元亦具有輸出負載較低及使用壽命較長的優(yōu)點，而應用本實施方式的第n級移位寄存器單元的液晶顯示器更具有顯示畫面的質量較佳的優(yōu)點。
請參照圖23，其示出了圖12的移位寄存器單元U(n)的第九電路實施方式的詳細電路圖。本實施方式的移位寄存器單元U(n)與圖n的移位寄存器單元不同之處在于電平控制單元204c中還包括晶體管T10，其用以在時序周期TP1及TP3中使輸出訊號Vo(n)等于電壓VSS，以避免電路噪聲影響輸出訊號Vo(n)的訊號電平。如此，本實施方式的第n級移位寄存器單元亦具有輸出負載較低及使用壽命較長的優(yōu)點，而應用本實施方式的第n級移位寄存器單元的液晶顯示器更具有顯示畫面的質量較佳的優(yōu)點。
請參照圖24-圖26,其分別示出了圖12的移位寄存器單元U(n)的第十到第十二電路實施方式的詳細電路圖。其中，第十到第十二實施方式的第n 級移位寄存器單元U(n)分別為基于圖21-圖23的第n級移位寄存器單元U(n)
所衍生的實施方式。第十到第十二實施方式的移位寄存器單元U(n)與圖21-圖23的移位寄存器單元不同之處在于驅動單元202b中還包括晶體管Til, 以在時序周期TP3中與晶體管T4 一起提升電壓訊號Vc2 (n)的電平，使其實質上等于電壓VDD。如此，本實施方式的第n級移位寄存器單元亦具有輸出負載較低及使用壽命較長的優(yōu)點，而應用本實施方式的第n級移位寄存器單元的液晶顯示器更具有顯示畫面的質量較佳的優(yōu)點。第三實施結構
請參照圖27,其示出了依照本發(fā)明第二實施例的第三實施結構的移位寄存器的方塊圖。移位寄存器300與第一實施例的第二實施結構的移位寄存器 200不同之處在于各級移位寄存器單元W(l)-W(ra-2)的控制端RT1及RT2分別接收移位寄存器單元W(2)-W(m-1)的節(jié)點Pl上的控制訊號 Vcl(2)-Vcl(m-l)及移位寄存器單元W(3)-W(m)的節(jié)點Pl上的控制訊號 Vcl(3)-Vcl(m)。接下來，以移位寄存器單元W(l)-W(m)中的第n級移位寄存器單元W(n)的結構為例來列舉本實施例的移位寄存器單元W(n)的多種實施電路進行進一步說明，n為自然數。
請參照圖28，其示出了圖27的移位寄存器單元W(n)的第一電路實施方式的詳細電路圖。本實施方式的移位寄存器單元W(n)與圖8的移位寄存器單元S(n)不同之處在于電平控制單元204c中具有晶體管T6，，并以其取代晶體管T6。
晶體管T6，的漏極耦接至節(jié)點Pl,柵極接收第(n+l)級移位寄存器單元 W(n+l)的控制訊號Vcl(n+l)，源極接收時序訊號CLK。晶體管T6'用以在控制訊號Vcl (n+l)的電平高于時序訊號CLK的電平時提供時序訊號CLK至輸出端OUT。
在時序周期TP1及TP2中，控制訊號Vcl (n+l)分別等于電壓VSS及電壓 VDD- Vth,而時序訊號CLK分別等于電壓VSS及電壓VDD。如此，在時序周期TP1及TP2中晶體管T6，均為關閉。在時序周期TP3中，控制訊號Vcl(n+1) 相較于其在時序周期TP2中的電平更進一步提升一差值電壓AV,而時序訊號CLK等于電壓VSS。如此，在時序周期TP3中晶體管T6，為導通，以提供時序訊號CUC的低電壓電平至輸出端OUT,使輸出訊號Vo(n)等于電壓VSS。
本實施方式的第n級移位寄存器單元W(n)以晶體管T6，來取代晶體管 T6,以在時序周期TP3中使輸出訊號Vo(n)等于電壓VSS,來避免電路噪聲
影響輸出訊號Vo(n)的訊號電平。而晶體管T6，還可于晶體管T7因長時間導通而因應力效應的影響而操作異常時來拉低輸出訊號，使其等于最低電壓電平。如此，本實施方式的第n級移位寄存器單元亦具有輸出負載較低及使用壽命較長的優(yōu)點，而應用本實施方式的第n級移位寄存器單元的液晶顯示器更具有顯示畫面的質量較佳的優(yōu)點。
請參照圖29，其示出了圖27的移位寄存器單元W(n)的第二電路實施方式的詳細電路圖。本實施方式的移位寄存器單元W(n)與圖28的移位寄存器單元W(n)不同之處在于驅動單元202a中還包括晶體管T3,其用以響應于時序訊號CLKB來提供輸出訊號Vo(n-l)至節(jié)點Pl。如此，本實施方式的第n 級移位寄存器單元亦具有輸出負載較低及使用壽命較長的優(yōu)點，而應用本實施方式的第n級移位寄存器單元的液晶顯示器更具有顯示畫面的質量較佳的優(yōu)點。
請參照圖30,其示出了圖27的移位寄存器單元W(n)的第三電路實施方式的詳細電路圖。本實施方式的移位寄存器單元W(n)與圖29的移位寄存器單元W(n)不同之處在于電平控制單元204c中還包括晶體管TIO，其用以在時序周期TP1及TP3中使輸出訊號Vo(n)等于電壓VSS,以避免電路噪聲影響輸出訊號Vo(n)的訊號電平。如此，本實施方式的第n級移位寄存器單元亦具有輸出負載較低及使用壽命較長的優(yōu)點，而應用本實施方式的第n級移位寄存器單元的液晶顯示器更具有顯示畫面的質量較佳的優(yōu)點。
第三實施例
本實施例的移位寄存器與第一實施例的移位寄存器不同之處在于其中第n級移位寄存器單元的第三電平控制單元用以響應于第n+l級移位寄存器單元的第一控制訊號的前緣來提供第一時序訊號的低電壓電平至輸出端。n 為自然數。接下來，列舉實施結構來對第n級移位寄存器單元的操作詳細說明。
第一實施架構
請參照圖31,其示出了依照本發(fā)明第三實施例的第一實施結構的移位寄存器的方塊圖。移位寄存器400與第一實施例的第一實施結構的移位寄存器 100不同之處在于各級移位寄存器單元X(1)-X(m-"的控制端RT接收移位寄存器單元X (2) -X (m-l)的節(jié)點Pl上的控制訊號Vcl (2) -Vcl (m-l)。接下來，以移位寄存器單元X (1) -X (m)中的第n級移位寄存器單元X (n)的結構為例來
列舉本實施例的移位寄存器單元X (n)的多種實施電路進行進一步說明，n為自然數。
請參照圖32，其示出了圖31的移位寄存器單元X(n)的第一電路實施方式的詳細電路圖。本實施方式的移位寄存器單元X(n)與圖2的移位寄存器單元S(n)不同之處在于電平控制單元204c中具有晶體管T6，，并以其取代晶體管T6，以在時序周期TP3中使輸出訊號Vo(n)等于電壓VSS,來避免電路噪聲影響輸出訊號Vo(n)的訊號電平；而晶體管T6，還可于晶體管T7因長時間導通因應力效應的影響而操作異常時來拉低輸出訊號，使其等于最低電壓電平。如此，本實施方式的第n級移位寄存器單元亦具有輸出負載較低及使用壽命較長的優(yōu)點，而應用本實施方式的第n級移位寄存器單元的液晶顯示器更具有顯示畫面的質量較佳的優(yōu)點。
請參照圖33,其示出了圖31的移位寄存器單元X(n)的第二電路實施方式的詳細電路圖。本實施方式的移位寄存器單元X(n)與圖32的移位寄存器單元S(n)不同之處在于驅動單元202a中具有晶體管T9，，并以其取代晶體管T3。
晶體管T9'的漏極耦接至節(jié)點P1，柵極接收第n+l級移位寄存器單元 X(n+1)的控制訊號Vcl(n+1)，源極接收時序訊號CLK。晶體管T9'用以于控制訊號Vcl (n+l)的電平高于時序訊號CLK的電平時提供時序訊號CLK至節(jié)點 Pl，使控制訊號Vcl (n)等于時序訊號CLK。
在時序周期TP1及TP2中，控制訊號Vcl (n+l)分別等于電壓VSS及電壓 .(VDD-Vth),而時序訊號CLK分別等于電壓VSS及電壓VDD。如此，在時序周期TP1及TP2中晶體管T9，均為關閉。在時序周期TP3中，控制訊號Vcl (n+l) 相較于其在時序周期TP2中的電平更進一步提升一差值電壓厶V,而時序訊號CLK等于電壓VSS。如此，在時序周期TP3中晶體管T9，為導通，以提供時序訊號CLK的低電壓電平至節(jié)點Pl,使控制訊號Vcl (n)等于電壓VSS。
本實施方式的第n級移位寄存器單元X (n)以晶體管T9，來取代晶體管 T3。然而，T9，與晶體管T3具有實質上相近的功效，用以在時序周期TP3 中使控制訊號Vcl(n)等于電壓VSS。如此，本實施方式的第n級移位寄存器單元亦具有輸出負載較低及使用壽命較長的優(yōu)點，而應用本實施方式的第n 級移位寄存器單元的液晶顯示器更具有顯示畫面的質量較佳的優(yōu)點。
請參照圖34-圖39，其分別示出了圖31的移位寄存器單元X(n)的第三
到第八電路實施方式的詳細電路圖。在第三到第八實施方式中的移位寄存器
單元X(n)分別為圖5-圖10中的移位寄存器單元S(n)的衍生實施方式，其中不同之處在于第三到第八實施方式的移位寄存器單元X(n)將移位寄存器單元S(n)中的晶體管T6及T9分別以晶體管T6，及T9，取代。如此，第三到第八實施方式中的移位寄存器單元的操作及功效可根據第一及第二實施方式中的敘述類推得到。第二實施架構
請參照圖4 0,其示出了依照本發(fā)明第三實施例的第二實施結構的移位寄存器的方塊圖。移位寄存器500與第一實施例的第二實施結構的移位寄存器 200不同之處在于各級移位寄存器單元Y(l)-Y(m-2)的控制端RT1接收移位寄存器單元Y(2)-Y(m-1)的節(jié)點Pl上的控制訊號Vcl (2)-Vcl On-1),而各級移位寄存器單元Y(1)-Y(m-l)的控制端RT2接收下一級移位寄存器單元 Y(2)-Y(m)的輸出訊號Vo(2)-Vo(m)。接下來，以移位寄存器單元Y (1) -Y (m) 中的第n級移位寄存器單元Y(n)的結構為例來列舉本實施例的移位寄存器單元Y(n)的多種實施電路進行進一步說明，n為自然數。
請參照圖41-圖46,其分別示出了圖40的移位寄存器單元Y(n)的第一至第六電路實施方式的詳細電路圖。在第一到第六實施方式中的移位寄存器單元Y(n)分別為圖13-圖18中的移位寄存器單元S(n)的衍生實施方式，其中不同之處在于第一到第六實施方式的移位寄存器單元Y(n)將圖13-圖18 中的移位寄存器單元S(n)中的晶體管T6以晶體管T6，取代。如此，第一到第六實施方式中的移位寄存器單元的操作及功效可根據第一實施架構的移位寄存器的第一及第二實施方式中的敘述類推得到。第四實施例■
本實施例的移位寄存器與第二實施例的移位寄存器不同之處在于其中第n級移位寄存器單元的第一驅動單元用以于第n+l級移位寄存器單元的第一控制訊號的電平高于第一時序訊號的電平時來關閉第一電平控制單元。n 為自然數。接下來，列舉實施結構來對第n級移位寄存器單元的操作詳細說明。
第一實施架構
本實施結構的移位寄存器與圖31中示出了的第三實施例中第一實施結構的移位寄存器為實質上相等，請參照相關敘述。
請參照圖47及圖48,其示出了圖31的移位寄存器單元X(n)的第九及第十電路實施方式的詳細電路圖。在第九及第十實施方式中的移位寄存器單元X(n)分別為圖19及圖20中的移位寄存器單元S(n)的衍生實施方式，其中不同之處在于第九及第十實施方式的移位寄存器單元X (n)將移位寄存器單元S(n)中的晶體管T9以晶體管T9，取代。如此，第九及第十實施方式中的移位寄存器單元的操作及功效可根據第三實施例的第一實施架構的移位寄存器的第二實施方式中的敘述類推得到。
第二實施架構
本實施結構的移位寄存器與圖40中示出了的第三實施例中第二實施結構的移位寄存器在實質上相等，請參照相關敘述。
請參照圖49-圖54,其示出了圖40的移位寄存器單元Y(n)的第七到第
十二電路實施方式的詳細電路圖。在第七到第十二實施方式中的移位寄存器單元Y(n)分別為圖21-26中的移位寄存器單元U(n)的衍生實施方式，其中不同之處在于第七到第十二實施方式的移位寄存器單元Y(n)將移位寄存器單元U(n).中的晶體管T9以晶體管T9，取代。如此，第七到第十二實施方式中的移位寄存器單元的操作及功效可根據第三實施例的第一實施架構的移位寄存器的第二實施方式中的敘述類推得到。第三實施架構
本實施結構的移位寄存器與圖27中示出了的第二實施例中第三實施結構的移位寄存器在實質上相等，請參照相關敘述。
請參照圖55-圖57,其示出了圖27的移位寄存器單元W(n)的第四至第六電路實施方式的詳細電路圖。在第四到第六實施方式中的移位寄存器單元分別為圖28-30中的移位寄存器單元的衍生實施方式，其中不同之處在于第四到第六實施方式的移位寄存器單元將圖28-圖30的移位寄存器中的晶體管T9及T6，分別以晶體管T9，及T6取代。如此，第四到第六實施方式中的移位寄存器單元的操作及功效可根據第三實施例的第一實施架構的移位寄存器的第二實施方式中的敘述類推得到。
在上述實施例中，均僅以移位寄存器100、 "0、 300、 400及500均響應于兩個致能時間相互錯開的時序訊號CLK及CLKB來進行操作為例作說明，然，移位寄存器100-500亦可使用三個或三個以上的時序訊號來對其中各級移位寄存器單元.S(n)、 U(n)、 W(n)、 X (n)及Y (n)進行控制，如圖58A、圖58B、圖59A與圖59B所示，圖58A與圖58B分別示出了第一實施例的第一實施結構的移位寄存器應用于三個時序訊號的方塊圖與時序訊號波形圖，圖 59A與圖59B分別示出了第一實施例的第一實施結構的移位寄存器應用于四個時序訊號的方塊圖與時序訊號波形圖。
由上可知，只要移位寄存器100-500中任兩相鄰的移位寄存器單元的時序端C接收的時序訊號的致能時間為錯開，且第n級移位寄存器單元的時序端CB與第n+l級移位寄存器單元的時序端C接收的時序訊號的致能時間亦為錯開，而可執(zhí)行與上述實施例實質上相近的操作者皆不脫離本發(fā)明的技術范圍。n為小于或等于m的自然數。
本發(fā)明上述實施例所披露的移位寄存器包括多級移位寄存器單元，而各級移位寄存器單元具有一電路節(jié)點。本發(fā)明的移位寄存器中的第n級移位寄存器單元以第n+l級或第n+2級移位寄存器單元其中之一的電路節(jié)點上的電壓訊號輸入本級移位寄存器來控制其操作。如此，本發(fā)明上述實施例所披露的移位寄存器具有輸出負載較低及輸出訊號不容易失真的優(yōu)點。而使得應用本發(fā)明上述實施例所披露的移位寄存器的液晶顯示器更具有顯示畫面的質量較佳。
本發(fā)明上述部分實施例所披露的移位寄存器還設置兩個電平控制單元來一起將輸出訊號的訊號電平拉低至非致能電壓。如此，當其中一個電平控制單元中的晶體管的閾電壓因應力效應影響而提升，導致其操作異常時，本發(fā)明上述部分實施例所披露的移位寄存器可以另外一個電平控制單元來將輸出訊號拉低至接地電壓，使移位寄存器不產生誤動作。如此，本發(fā)明上述部分實施例所披露的移位寄存器還具有可延長移位寄存器單元的使用壽命的優(yōu)點。
綜上所述，雖然本發(fā)明已以一較佳實施例披露如上，然其并非用以限定本發(fā)明。本領域技術人員，在不脫離本發(fā)明的精神和范圍的前提下，可作若干的更動與潤飾。因此，本發(fā)明的保護范圍應以本申請的權利要求為準。
權利要求
1.一種移位寄存器，具有多級彼此串聯連接的移位寄存器單元，其中該第n級移位寄存器單元輸出一輸出訊號，該輸出訊號為第n+1級移位寄存器單元的一輸入訊號，n為自然數，該第n級移位寄存器單元包括一第一電平控制單元，用以提供一第一時序訊號至一輸出端；一第一驅動單元，與該第一電平控制單元的輸入端耦接于一第一節(jié)點，該第一節(jié)點的電壓為一第一控制訊號，該第一驅動單元用以響應于該輸入訊號的前緣導通該第一電平控制單元，并用以于一第二控制訊號的電平高于一第三控制訊號的電平時關閉該第一電平控制單元；一第二電平控制單元，用以提供一第一電壓至該輸出端；一第二驅動單元，用以響應于該第一控制訊號的前緣關閉該第二電平控制單元，并響應于該第一控制訊號的后緣來導通該第二電平控制單元；以及一第三電平控制單元，用以響應于第n+2級移位寄存器單元的第一控制訊號的前緣來提供該第一電壓至該輸出端。
2. 如權利要求1所述的移位寄存器，其中該第三電平控制單元包括一晶體管，柵極接收第n+2級移位寄存器單元的第一控制訊號，第一源極/ 漏極耦接至該輸出端，第二源極/漏極接收該第一電壓，該第一晶體管回應于第n+2級移位寄存器單元的第一控制訊號的前緣來提供該第一電壓至該輸出端。
3. 如權利要求2所述的移位寄存器，其中該第三電平控制單元還包括一第二晶體管，柵極接收一第二時序訊號，第一源極/漏極耦接至該輸出端，第二源極/漏極接收該第一電壓，該第二晶體管響應于該第二時序訊號的上升緣來提供該第一電壓至該輸出端；其中，該第二時序訊號的致能時間與該第一時序訊號的致能時間為錯開。
4. 如權利要求1所述的移位寄存器，其中該第一驅動單元包括一第三晶體管，柵極接收該第二控制訊號，第一源極/漏極耦接至該第一節(jié)點，第二源極/漏極接收該第三控制訊號。
5.如權利要求4所述的移位寄存器，其中該第二及該第三控制訊號分別為第n+2級移位寄存器單元的第一控制訊號及該第一電壓。
6. 如權利要求5所述的移位寄存器，其中該第一驅動單元還包括一第四晶體管，柵極接收該第二時序訊號，第一源極/漏極耦接至該第一節(jié)點，第二源極/漏極接收該輸入訊號。
7. 如權利要求4所述的移位寄存器，其中該第二及該第三控制訊號分別為第n+l級移位寄存器單元的第一控制訊號及該第一時序訊號。
8. 如權利要求7所述的移位寄存器，其中該第一驅動單元還包括一第四晶體管，柵極接收該第二時序訊號，第一源極/漏極耦接至該第一節(jié)點，第二源極/漏極接收該輸入訊號。
9. 如權利要求4所述的移位寄存器，其中該第二及該第三控制訊號分別為該第二時序訊號及該輸入訊號。
10. 如權利要求9所述的移位寄存器，其中該第一驅動單元還包括一第五晶體管，柵極接收第n+l級移位寄存器單元的輸出訊號，第一源極/漏極端耦接至該第一節(jié)點，第二源極/漏極接收該第一電壓。
11. 如權利要求4所述的移位寄存器，其中該第二及該第三控制訊號分別為第n + 1級移位寄存器單元的輸出訊號及該第一電壓。
12. 如權利要求1所述的移位寄存器，其中該第一驅動單元還包括一第六晶體管，柵極接收該輸入訊號，第一源極/漏極接收一第二電壓，第二源極/漏極耦接至該第一節(jié)點。
13. 如權利要求1所述的移位寄存器，其中該第二驅動單元包括一偏壓單元，與該第二電平控制單元的輸入端耦接于一第二節(jié)點，該第二節(jié)點的電壓為一第四控制訊號，該偏壓單元用以響應于該第一控制訊號的前緣來控制該第四控制訊號的電平以關閉該第二電平控制單元，并響應于該第一控制訊號的后緣來控制該第四控制訊號的電平以開啟該第二電平控制單元。
14. 如權利要求13所述的移位寄存器，其中該第二驅動單元還包括一第七晶體管，柵極接收該第二時序訊號，第一源極/漏極接收該第二電壓，第二源極/漏極接收該第四控制訊號。
15. 如權利要求1所述的移位寄存器，其中該第一電平控制單元包括一第八晶體管，柵極接收該第一控制訊號，第一源極/漏極接收該第一時序訊號，該第二源極/漏極耦接至該輸出端。
16. 如權利要求1所述的移位寄存器，其中該第二電平控制單元包括一第九晶體管，柵極接收該第四控制訊號，第一源極/漏極耦接至該輸出端，第二源極/漏極接收該第一電壓。
17. 如權利要求1所述的移位寄存器，其中所述級移位寄存器單元中的一第一級移位寄存器單元接收一起始訊號，并以該起始訊號做為該輸入訊
18. 如權利要求1所述的移位寄存器，其中所述移位寄存器單元中任兩相鄰的移位寄存器單元所接收的一第一時序訊號的致能時間為錯開；其中，第n級移位寄存器單元接收的第二時序訊號的致能時間與第n+l 級移位寄存器單元接收的第一時序訊號的致能時間亦為錯開。
19. 如權利要求1所述的移位寄存器，其中第n+l級移位寄存器單元接收一第三時序訊號及該第一時序訊號，其中該第三時序訊號的致能時間與該第一及該第二時序訊號的致能時間為錯開。
20. 如權利要求1所述的移位寄存器，其中第n+l級移位寄存器單元接收一第三時序訊號及一第四時序訊號，其中該第一、該第二、該第三及該第四時序訊號的致能時間均為錯開。
21. —種移位寄存器，具有多級彼此串聯連接的移位寄存器單元，其中該第n級移位寄存器單元輸出一輸出訊號，該輸出訊號為第n+l級移位寄存器單元的一輸入訊號，n為自然數，該第n級移位寄存器單元包括一第一電平控制單元，用以提供一第一時序訊號至一輸出端； . 一第一驅動單元，與該第一電平控制單元的輸入端耦接于一第一節(jié)點，該第一節(jié)點的電壓為一第一控制訊號，該第一驅動單元用以響應于該輸入訊號的前緣導通該第一電平控制單元，并用以于一第二控制訊號的電平高于一第三控制訊號的電平時關閉該第一電平控制單元；一第二電平控制單元，用以提供一第一電壓至該輸出端；一第二驅動單元，用以響應于該第一控制訊號的前緣關閉該第二電平控制單元，并響應于該第一控制訊號的后緣來導通該第二電平控制單元；以及一第三電平控制單元，用以響應于第n+l級移位寄存器單元的第一控制訊號來提供該第一時序訊號的低電壓電平至該輸出端。
22. 如權利要求21所述的移位寄存器，其中該第三電平控制單元包括一第一晶體管，柵極接收第n+l級移位寄存器單元的第一控制訊號，第一源極/漏極耦接至該輸出端，第二源極/漏極接收該第一時序訊號，該第一晶體管用以于第n+l級移位寄存器單元的第一控制訊號的電平高于該第一時序訊號的電平時提供該第一時序訊號的低電壓電平至該輸出端。
23. 如權利要求22所述的移位寄存器，其中該第三電平控制單元還包括一第二晶體管，柵極接收一第二時序訊號，第一源極/漏極耦接至該輸出端，第二源極/漏極接收該第一電壓，該第二晶體管響應于該第二時序訊號的上升緣來提供該第一電壓至該輸出端；其中，該第二時序訊號的致能時間與該第一時序訊號的致能時間為錯開。
24. 如權利要求21所述的移位寄存器，其中該第一驅動單元包括一第三晶體管，柵極接收該第二控制訊號，第一源極/漏極耦接至該第一節(jié)點，第二源極/漏極接收該第三控制訊號。
25. 如權利要求24所述的移位寄存器，其中該第二及該第三控制訊號分別為第n+l級移位寄存器單元的第一控制訊號及該第一時序訊號。
26. 如權利要求25所述的移位寄存器，其中該第一驅動單元還包括一第四晶體管，柵極接收一第二時序訊號，第一源極/漏極耦接至該第一節(jié)點，第二源極/漏極接收該輸入訊號。
27. 如權利要求24所述的移位寄存器，其中該笫二及該第三控制訊號分別為第n+2級移位寄存器單元的第一控制訊號及該第一電壓。
28. 如權利要求27所述的移位寄存器，其中該第一驅動單元還包括一第四晶體管，柵極接收該第二時序訊號，第一源極/漏極耦接至該第一節(jié)點，第二源極/漏極接收該輸入訊號。
29. 如權利要求24所述的移位寄存器，其中該第二及該第三控制訊號分別為該第二時序訊號及該輸入訊號。
30. 如權利要求29所述的移位寄存器，其中該第一驅動單元還包括一第五晶體管，柵極接收第n+l級移位寄存器單元的輸出訊號，第一源極/漏極端耦接至該第一節(jié)點，第二源極/漏極接收該第一電壓。
31. 如權利要求24所述的移位寄存器，其中該第二及該第三控制訊號分別為第n + 1級移位寄存器單元的輸出訊號及該第一電壓。
32. 如權利要求21所述的移位寄存器，其中該第一驅動單元還包括一第六晶體管，柵極接收該輸入訊號，第一源極/漏極接收一第二電壓，第二源極/漏極耦接至該第一節(jié)點。
33. 如權利要求21所述的移位寄存器，其中該第二驅動單元包括一偏壓單元，與該第二電平控制單元的輸入端耦接于一第二節(jié)點，該第二節(jié)點的電壓為一第四控制訊號，該偏壓單元用以響應于該第一控制訊號的前緣來控制該第四控制訊號的電平以關閉該第二電平控制單元，并響應于該第一控制訊號的后緣來控制該第四控制訊號的電平以開啟該第二電平控制單元。
34. 如權利要求33所述的移位寄存器，其中該第二驅動單元還包括一第七晶體管，柵極接收該第二時序訊號，第一源極/漏極接收該第二電壓，第二源極/漏極接收該第四控制訊號。
35. 如權利要求21所述的移位寄存器，其中該第一電平控制單元包括一第八晶體管，柵極接收該第一控制訊號，第一源極/漏極接收該第一時序訊號，該第二源極/漏極耦接至該^出端。
36. 如權利要求21所述的移位寄存器，其中該第二電平控制單元包括一第九晶體管，柵極接收該第四控制訊號，第一源極/漏極耦接至該輸出端，第二源極/漏極接收該第一電壓。
37. 如權利要求21所述的移位寄存器，其中所述級移位寄存器單元中的一第一級移位寄存器單元接收一起始訊號，并以該起始訊號做為該輸入訊
38. 如權利要求21所述的移位寄存器，其中所述移位寄存器單元中任兩相鄰的移位寄存器單元所接收的該第一時序訊號的致能時間為錯開；其中，第n級移位寄存器單元接收的一第二時序訊號的致能時間與第 n+l級移位寄存器單元接收的第一時序訊號的致能時間亦為錯開。
39. 如權利要求21所述的移位寄存器，其中第n+l級移位寄存器單元接收一第三時序訊號及該第一時序訊號，其中該第三時序訊號的致能時間與該第一及該第二時序訊號的致能時間為錯開。
40. 如權利要求21所述的移位寄存器，其中第n+l級移位寄存器單元接收一第三時序訊號及一第四時序訊號，其中該第一、該第二、該第三及該第四時序訊號的致能時間均為錯開。
41. 一種移位寄存器，具有多級彼此串聯連接的移位寄存器單元，其中該第n級移位寄存器單元輸出一輸出訊號，該輸出訊號為第n+l級移位寄存器單元的一輸入訊號，n為自然數，該第n級移位寄存器單元包括一第一電平控制單元，用以提供一第一時序訊號至一輸出端；一第一驅動單元，與該第一電平控制單元的輸入端耦接于一第一節(jié)點，該第一節(jié)點的電壓為一第一控制訊號，該第一驅動單元用以響應于該輸入訊號的前緣導通該第一電平控制單元，并用以響應于第n+2級移位寄存器單元的第一控制訊號的前緣來關閉該第一電平控制單元；一第二電平控制單元，用以提供一第一電壓至該輸出端；以及一第二驅動單元，用以響應于該第一控制訊號的前緣關閉該第二電平控制單元，并響應于該第一控制訊號的后緣來導通該第二電平控制單元。
42. 如權利要求41所述的移位寄存器，其中該第一驅動單元包括一第一晶體管，柵極接收第n+2級移位寄存器單元的第一控制訊號，第一源極/ 漏極耦接至該第一節(jié)點，第二源極/漏極接收該第一電壓，該第一晶體管用以回應于第n+2級移位寄存器單元的第一控制訊號的前緣來提供該第一電壓至該第一節(jié)點。
43. 如權利要求42所述的移位寄存器，其中該第一驅動單元還包括一第二晶體管，柵極接收一第二時序訊號，第一源極/漏極耦接至該第一節(jié)點，第二源極/漏極接收該輸入訊號，該第二晶體管用以響應于該第二時序訊號的上升緣來提供該輸入訊號的低電壓電平至該第一節(jié)點；其中，該第二時序訊號的致能時間與該第一時序訊號的致能時間為錯開。
44. 如權利要求41所述的移位寄存器，其中還包括一第三電平控制單元，用以響應于第n+l級移位寄存器單元的輸出訊號的前緣來提供該第一電壓至該輸出端，該第三電平控制單元包括一第三晶體管，柵極接收第n+l級移位寄存器單元的輸出訊號，第一源極/漏極耦接至該輸出端，第二源極/漏極接收該第一電壓。
45. 如權利要求44所述的移位寄存器，其中該第三電平控制單元還包括一第四晶體管，柵極接收一第二時序訊號，第一源極/漏極耦接至該輸出端，第二源極/漏極接收該第一電壓，該第四晶體管響應于該第二時序訊號的上升緣來提供該第一電壓至該輸出端。
46. 如權利要求41所述的移位寄存器，其中該第二驅動單元包括一偏壓單元，與該第二電平控制單元的輸入端耦接于一第二節(jié)點，該第二節(jié)點的電壓為一第四控制訊號，該偏壓單元用以響應于該第一控制訊號的前緣來控制該第四控制訊號的電平以關閉該第二電平控制單元，并響應于該第一控制訊號的后緣來控制該第四控制訊號的電平以開啟該第二電平控制單元。
47. 如權利要求46所述的移位寄存器，其中該第二驅動單元還包括一第六晶體管，柵極接收該第二時序訊號，第一源極/漏極接收該第二電壓，第二源極/漏極接收該第四控制訊號。
48. 如權利要求41所述的移位寄存器，其中該第一電平控制單元包括一第七晶體管，柵極接收該第一控制訊號，第一源極/漏極接收該第一時序訊號，該第二源極/漏極耦接至該輸出端。
49. 如權利要求41所述的移位寄存器，其中該第二電平控制單元包括一第八晶體管，柵極接收該第四控制訊號，第一源極/漏極耦接至該輸出端，第二源極/漏極接收該第一電壓。
50. 如權利要求41所述的移位寄存器，其中所述級移位寄存器單元中的一第一級移位寄存器單元接收一起始訊號，并以該起始訊號做為該輸入訊
51. 如權利要求41所述的移位寄存器，其中所述移位寄存器單元中任兩相鄰的移位寄存器單元所接收的該第一時序訊號的致能時間為錯開；其中，第n級移位寄存器單元接收的第二時序訊號的致能時間與第n+l 級移位寄存器單元接收的第一時序訊號的致能時間亦為錯開。
52. 如權利要求41所述的移位寄存器，其中第n+l級移位寄存器單元接收一第三時序訊號及該第一時序訊號，其中該第三時序訊號的致能時間與該第一及該第二時序訊號的致能時間為錯開。
53. 如權利要求41所述的移位寄存器，其中第n+l級移位寄存器單元接收一第三時序訊號及一第四時序訊號，其中該第一、該第二、該第三及該第四時序訊號的致能時間均為錯開。
54. —種移位寄存器，具有多級彼此串聯連接的移位寄存器單元，其中該第n級移位寄存器單元輸出一輸出訊號，該輸出訊號為第n+l級移位寄存器單元的一輸入訊號，n為自然數，該第n級移位寄存器單元包括一第一電平控制單元，用以提供一第一時序訊號至一輸出端；一第一驅動單元，與該第一電平控制單元的輸入端耦接于一第一節(jié)點，該第一節(jié)點的電壓為一第一控制訊號，該第一驅動單元用以響應于該輸入訊號的前緣導通該第一電平控制單元，并用以響應于第n+l級移位寄存器單元的第一控制訊號的前緣來關閉該第一電平控制單元；一第二電平控制單元，用以提供一第一電壓至該輸出端；以及一第二驅動單元，用以響應于該第一控制訊號的前緣關閉該第二電平控制單元，并響應于該第一控制訊號的后緣來導通該第二電平控制單元。
55. 如權利要求54所述的移位寄存器，其中該第一驅動單元包括一第一晶體管，柵極接收第n+l級移位寄存器單元的第一控制訊號，第一源極/ 漏極耦接至該第一節(jié)點，第二源極/漏極接收該第一時序訊號，該第一晶體管用以響應于第n+l級移位寄存器單元的第一控制訊號的前緣來提供該第一電壓至該第一節(jié)點。
56. 如權利要求55所述的移位寄存器，其中該第一驅動單元還包括一第二晶體管，柵極接收一第二時序訊號，第一源極/漏極耦接至該第一節(jié)點，第二源極/漏極接收該輸入訊號，該第二晶體管用以響應于該第二時序訊號的上升緣來提供該輸入訊號的低電壓電平至該第一節(jié)點；其中，該第二時序訊號的致能時間與該第一時序訊號的致能時間為錯開。
57. 如權利要求54所述的移位寄存器，其中還包括一第三電平控制單元，用以響應于第n+l級移位寄存器單元的輸出訊號的前緣來提供該第一電壓至該輸出端，該第三電平控制單元包括一第三晶體管，柵極接收第n+l級移位寄存器單元的輸出訊號，第一源極/漏極耦接至該輸出端，第二源極/漏極接收該第一電壓。
58. 如權利要求57所述的移位寄存器，其中該第三電平控制單元還包括一第四晶體管，柵極接收一第二時序訊號，第一源極/漏極耦接至該輸出端，第二源極/漏極接收該第一電壓，該第四晶體管響應于該第二時序訊號的上升緣來提供該第一電壓至該輸出端。
59. 如權利要求54所述的移位寄存器，其中該第二驅動單元包括一偏壓單元，與該第二電平控制單元的輸入端耦接于一第二節(jié)點，該第二節(jié)點的電壓為一第四控制訊號，該偏壓單元用以響應于該第一控制訊號的前緣來控制該第四控制訊號的電平以關閉該第二電平控制單元，并響應于該第一控制訊號的后緣來控制該第四控制訊號的電平以開啟該第二電平控制單元。
60. 如權利要求59所述的移位寄存器，其中該第二驅動單元還包括一第六晶體管，柵極接收該第二時序訊號，第一源極/漏極接收該第二電壓，第二源極/漏極接收該第四控制訊號。
61. 如權利要求54所述的移位寄存器，其中該第一電平控制單元包括一第七晶體管，柵極接收該第一控制訊號，第一源極/漏極接收該第一時序訊號，該第二源極/漏極耦接至該輸出端。
62. 如權利要求54所述的移位寄存器，其中該第二電平控制單元包括一第八晶體管，柵極接收該第四控制訊號，第一源極/漏極耦接至該輸出端，第二源極/漏極接收該第一電壓。
63. 如權利要求54所述的移位寄存器，其中所述級移位寄存器單元中的一第一級移位寄存器單元接收一起始訊號，并以該起始訊號做為該輸入訊
64. 如權利要求54所述的移位寄存器，其中所述移位寄存器單元中任兩相鄰的移位寄存器單元所接收的該第一時序訊號的致能時間為錯開；其中，第n級移位寄存器單元接收的一第二時序訊號的致能時間與第 n+l級移位寄存器單元接收的第一時序訊號的致能時間亦為錯開。
65. 如權利要求54所述的移位寄存器，其中第n+l級移位寄存器單元系接收一第三時序訊號及該第一時序訊號，其中該第三時序訊號的致能時間與該第一及該第二時序訊號的致能時間為錯開。
66. 如權利要求54所述的移位寄存器，其中第n+l級移位寄存器單元接收一第三時序訊號及一第四時序訊號，其中該第一、該第二、該第三及該第四時序訊號的致能時間均為錯開。
全文摘要
一種移位寄存器，具有多級移位寄存器單元，其第n級移位寄存器單元包括第一、第二及第三電平控制單元及第一、第二控制單元，n為自然數。第一及第二電平控制單元分別提供第一時序訊號及第一電壓至輸出端。第一驅動單元與第一電平控制單元耦接于第一節(jié)點，其電壓為第一控制訊號。第一驅動單元響應于輸入訊號、第二及第三控制訊號來導通及關閉第一電平控制單元。第二驅動單元響應于第一控制訊號來導通及關閉第二電平控制單元。第三電平控制單元響應于第n+2級移位寄存器單元的第一控制訊號的前緣來提供第一電壓至輸出端。
文檔編號G11C19/28GK101105978SQ20071010395
公開日2008年1月16日申請日期2007年5月17日優(yōu)先權日2006年7月12日
發(fā)明者王文俊, 蔡易宬, 詹建廷, 韓西容申請人:勝華科技股份有限公司

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