專利名稱：三電平非易失性半導(dǎo)體存儲器件和相關(guān)操作方法
技術(shù)領(lǐng)域：
本發(fā)明的實施例總體涉及半導(dǎo)體存儲器件。更具體地，本發(fā)明的實施例涉及具有三電平(level)存儲單元的非易失性半導(dǎo)體存儲器件、以及操作該非易失性半導(dǎo)體存儲器件的方法。
本申請要求2006年2月1日提交的韓國專利申請No.10-2006-9631的優(yōu)先權(quán)，通過引用其全文并入其主題。
背景技術(shù)：
非易失性半導(dǎo)體存儲器件即使在從外部電源斷開時也保持所存儲的數(shù)據(jù)。因此，這些類型的存儲器件是在諸如便攜式電子設(shè)備之類的、電力有限或電力會切斷的電子設(shè)備中提供長期數(shù)據(jù)存儲的尤其受歡迎的方式。
存在廣泛種類的非易失性存儲器件，例如包括鐵電隨機(jī)存取存儲器(FRAM)、非易失性隨機(jī)存取存儲器(NRAM)、可擦可編程只讀存儲器(EPROM)、以及電可擦可編程只讀存儲器(EEPROM)，僅舉幾個例子。然而，非易失性存儲器的一種尤其受歡迎的形式是閃存。閃存是一種EEPROM，其中每個存儲單元由單個金屬氧化物半導(dǎo)體(MOS)晶體管形成。
圖1示出典型的閃存單元的示例。參考圖1，閃存單元MC包括在半導(dǎo)體襯底上形成的源極“S”和漏極“D”。在源極S和漏極D之間形成電流路徑。存儲單元MC還包括在半導(dǎo)體襯底上形成的柵極氧化膜GOX、在柵極氧化膜GOX上形成的浮置柵極FG、在浮置柵極FG上形成的介電氧化物DOX膜、以及在介電氧化物DOX上形成的控制柵極CG。
存儲單元MC被編程為通過向控制柵極CG、漏極D和源極S、以及半導(dǎo)體襯底施加適當(dāng)?shù)钠珘阂允沟秒娮幼優(yōu)橄莘?trap)在浮置柵極FG中而存儲數(shù)據(jù)。例如，通過使電子流經(jīng)源極S與漏極D之間的電流路徑、同時向連接到控制柵極CG的字線WL施加高電壓，電子可變?yōu)橄莘诟≈脰艠OFG中。字線WL上的高電壓使得在源極S和漏極D之間流動的電子行進(jìn)跨越(travelacross)柵極氧化膜GOX并變?yōu)橄莘诟≈脰艠OFG中。存在用于在浮置柵極FG中陷俘電子的各種可選技術(shù)，例如包括Fowler-Nordheim隧道傳送(tunneling)、隧道啟動次級電子注入、以及隧道熱電子注入。
通過將陷俘的電子從浮置柵極FG移除來擦除存儲單元MC。例如，可通過在源極S或漏極D與控制柵極CG之間生成使得陷俘的電子離開浮置柵極FG的電勢來實現(xiàn)這一點。
在存儲單元MC的浮置柵極FG中陷俘的電子傾向于提升存儲單元MC的閾值電壓。這里，閾值電壓是必須施加到控制柵極CG以使得電流在源極S和漏極D之間流動的電壓。通常，在浮置柵極FG中陷俘的電子傾向于提升存儲單元MC的閾值電壓，這是因為這些電子部分地抵消(cancel out)由向控制柵極CG施加的電壓所生成的電場，并因此，必須使用較高的電壓以使得電流在源極S和漏極D之間流動。
存儲單元MC存儲兩個數(shù)據(jù)值中的一個。由圖2所示的兩個閾值電壓分布來表示這兩個數(shù)據(jù)值?；趫D2所示的閾值電壓分布，如果存儲單元MC具有高于參考電壓VM的閾值電壓，則其存儲數(shù)據(jù)值“0”。否則，如果存儲單元MC的閾值電壓低于參考電壓VM，則其存儲數(shù)據(jù)值“1”。因此，可通過將參考電壓VM施加到字線WL并確定電流是否在源極S和漏極D之間流動，而讀取存儲單元MC。
為了增大可在閃存器件的小面積中存儲的數(shù)據(jù)量，研究者已開發(fā)了能夠以超過兩種狀態(tài)來存儲數(shù)據(jù)的閃存器件。典型地，通過呈現(xiàn)多于兩種獨(dú)特閾值電壓分布的存儲單元來實現(xiàn)這一點。例如，圖3示出能夠以四種不同狀態(tài)之一存儲數(shù)據(jù)的存儲單元的四個閾值電壓分布。通常，在所撰寫的本說明書中，將使用術(shù)語“n電平非易失性存儲單元”來指示能夠以“n”個不同狀態(tài)存儲數(shù)據(jù)的存儲單元。因此，使用例如2電平非易失性存儲單元和4電平非易失性存儲單元來分別描述能夠以2個或4個狀態(tài)存儲數(shù)據(jù)的存儲單元。
4電平存儲單元具有兩倍于2電平存儲單元的存儲容量。然而，在4電平存儲單元中，相鄰的閾值電壓分布之間的差值(margin)一般非常小，例如，大約0.67V。因此，由于閾值電壓分布的偏移，4電平存儲單元傾向于比2電平存儲單元更容易受到錯誤的影響。例如，可能由漏電流而引起這些偏移。
因為4電平存儲單元比2電平存儲單元更具有錯誤傾向，所以4電平存儲單元的額外存儲容量的好處可能被它們的可靠性的缺乏所超過。

發(fā)明內(nèi)容
意識到傳統(tǒng)非易失性半導(dǎo)體存儲器件的限制，本發(fā)明的實施例提供非易失性半導(dǎo)體器件和相關(guān)方法，適用于提供相對于傳統(tǒng)器件的提高的集成度和可靠性。
根據(jù)本發(fā)明的一個方面，一種非易失性半導(dǎo)體存儲器件包括存儲器陣列、頁緩沖器、以及行譯碼器。存儲器陣列包括分別連接到第一偶位線和第一奇位線的非易失性存儲單元的第一偶串和奇串，和分別連接到第二偶位線和第二奇位線的非易失性存儲單元的第二偶串和奇串。第一偶位線和第一奇位線在編程和讀取操作期間選擇性地連接到第一公共位線，并且第二偶位線和第二奇位線在編程和讀取操作期間選擇性地連接到第二公共位線。頁緩沖器通過第一和第二公共位線而耦合到存儲器陣列，并且被配置為驅(qū)動第一和第二公共位線，以將第一到第三位映射到形成對的第一和第二存儲單元的閾值電壓分布的電平。行譯碼器被配置為控制存儲器陣列的所選擇的存儲單元的字線。形成對的第一和第二存儲單元連接到相同字線，并且分別被布置在第一和第二偶串中，或分別布置在第一和第二奇串中。
根據(jù)本發(fā)明的另一實施例，提供了一種操作非易失性半導(dǎo)體存儲器件的方法。該非易失性存儲器件包括存儲器陣列，該存儲器陣列包括分別連接到第一偶位線和第一奇位線的存儲單元的第一偶串和奇串，和分別連接到第二偶位線和第二奇位線的存儲單元的第二偶串和奇串。第一偶位線和第一奇位線在數(shù)據(jù)編程和讀取操作期間選擇性地連接到第一公共位線，并且第二偶位線和第二奇位線在數(shù)據(jù)編程和讀取操作期間選擇性地連接到第二公共位線。該方法包括基于第一和第二位來主要地控制第一和第二存儲單元的閾值電壓；以及基于第三位來次要地控制第一和第二存儲單元的閾值電壓。第一和第二存儲單元連接到相同字線，并且被分別布置在第一和第二偶串中，或分別布置在第一和第二奇串中。
根據(jù)本發(fā)明的再一實施例，提供了另一種操作非易失性半導(dǎo)體存儲器件的方法。該非易失性存儲器件包括分別連接到第一偶位線和第一奇位線的存儲單元的第一偶串和奇串，和分別連接到第二偶位線和第二奇位線的存儲單元的第二偶串和奇串。第一偶位線和第一奇位線在數(shù)據(jù)編程和讀取操作期間選擇性地連接到第一公共位線，并且第二偶位線和第二奇位線在數(shù)據(jù)編程和讀取操作期間選擇性地連接到第二公共位線。該方法包括(a)通過相應(yīng)的第一和第二公共位線，檢測相對于第二參考電壓的、第一和第二存儲單元的閾值電壓的電平；(b)在(a)期間，基于第一和第二公共位線的相應(yīng)電壓電平來切換第一和第二鎖存器數(shù)據(jù)；(c)在第二公共位線上，反映相對于第一參考電壓的、第一或第二存儲單元的閾值電壓的電平，以及第一鎖存器數(shù)據(jù)的電壓電平；以及(d)在(c)期間，基于第二公共位線的電壓電平而切換第二鎖存器數(shù)據(jù)。第一和第二存儲單元由相同字線控制，并且被分別布置在第一和第二偶串中，或分別布置在第一和第二奇串中。
根據(jù)本發(fā)明的再一實施例，提供了一種操作非易失性半導(dǎo)體存儲器件的方法。該非易失性存儲器件包括分別連接到第一偶位線和第一奇位線的存儲單元的第一偶串和奇串、分別連接到第二偶位線和第二奇位線的存儲單元的第二偶串和奇串。第一偶位線和第一奇位線在數(shù)據(jù)編程和讀取操作期間選擇性地連接到第一公共位線，并且第二偶位線和第二奇位線在數(shù)據(jù)編程和讀取操作期間選擇性地連接到第二公共位線。該方法包括(a)通過相應(yīng)的第一和第二公共位線，檢測相對于預(yù)定參考電壓的、第一和第二存儲單元的閾值電壓的電平；(b)根據(jù)通過(a)獲得的第一和第二公共位線的相應(yīng)電壓電平，切換第一和第二鎖存器數(shù)據(jù)；(c)在第二公共位線上反映第一鎖存器電壓的電壓電平；以及(d)根據(jù)通過(c)獲得的第二公共位線的電壓電平，切換第二鎖存器電壓。第一和第二存儲單元由相同字線控制，并且被分別布置在第一和第二偶串中，或分別布置在第一和第二奇串中。


下面關(guān)于附圖中示出的數(shù)個實施例來描述本發(fā)明。貫穿附圖，相同的附圖標(biāo)記指示相同的示例元件、組件或步驟。附圖中圖1是傳統(tǒng)閃存單元的示意圖；圖2是示出2電平存儲單元的閾值電壓分布的圖；圖3是示出4電平存儲單元的閾值電壓分布的圖；圖4是示出3電平存儲單元的閾值電壓分布的圖；圖5是示出根據(jù)本發(fā)明的一個實施例的非易失性半導(dǎo)體存儲器件的一部分的圖；圖6是示出根據(jù)本發(fā)明的一個實施例的、圖5的存儲陣列的一部分的電路圖；
圖7是更詳細(xì)地示出圖5的頁緩沖器的電路圖；圖8是示出用于根據(jù)本發(fā)明的實施例的非易失性半導(dǎo)體存儲器件的編程方法中的第一頁編程操作的流程圖；圖9是對應(yīng)于圖8的流程圖的數(shù)據(jù)流圖；圖10是示出在已執(zhí)行了第一頁編程操作之后、第一和第二存儲單元的閾值電壓的變化的圖；圖11是示出編程方法中的第二頁編程操作的流程圖；圖12是對應(yīng)于圖11的流程圖的數(shù)據(jù)流圖；圖13是示出在已執(zhí)行了第二頁編程操作之后、第一和第二存儲單元的閾值電壓的變化的圖；圖14A和14B是示出編程方法中的第三頁編程操作的流程圖；圖15A和15B是對應(yīng)于圖14A和14B的流程圖的數(shù)據(jù)流圖；圖16是示出在第三頁編程操作期間第一和第二鎖存器數(shù)據(jù)的狀態(tài)的圖；圖17是示出在已執(zhí)行了第三頁編程操作之后、第一和第二存儲單元的閾值電壓的變化的圖；圖18A和18B是示出用于根據(jù)本發(fā)明的一個實施例的非易失性半導(dǎo)體存儲器件的讀取方法中的第一頁讀取步驟的流程圖；圖19A和19B是對應(yīng)于圖18A和18B的流程圖的數(shù)據(jù)流圖；圖20A和20B是示出讀取方法中的第二頁讀取步驟的流程圖；圖21A和21B是對應(yīng)于圖20A和20B的流程圖的數(shù)據(jù)流圖；圖22是示出讀取方法中的第三頁讀取步驟的流程圖；以及圖23是對應(yīng)于圖22的流程圖的數(shù)據(jù)流圖。
具體實施例方式
下面將參考相應(yīng)

本發(fā)明的示例實施例。將這些實施例作為教導(dǎo)示例而呈現(xiàn)。本發(fā)明的實際范圍由隨后的權(quán)利要求所限定。
本發(fā)明的實施例總體涉及具有3電平存儲單元的非易失性半導(dǎo)體存儲器件。作為示例，圖4示出3電平存儲單元MC的閾值電壓分布。可在使用第一和第二參考電壓VR1和VR2的讀取操作中相互區(qū)分圖4的不同的閾值電壓分布。
在所撰寫的本說明書中，將低于第一參考電壓VR1的閾值電壓分布稱為“第一閾值電壓分布G1”。將在第一參考電壓VR1與第二參考電壓VR2之間的閾值電壓分布稱為“第二閾值電壓分布G2”。最后，將高于第二參考電壓VR2的閾值電壓分布稱為“第三閾值電壓分布G3”。
當(dāng)對3電平存儲單元MC編程時，使用分別略微高于第一和第二參考電壓VR1和VR2的第一和第二校驗讀取閾值電壓，來校驗編程操作是否已將3電平存儲單元MC的閾值電壓改變到想要的閾值電壓分布內(nèi)。
3電平存儲單元MC提供比2電平存儲單元更多的數(shù)據(jù)存儲，并由此允許存儲器件具有更高的集成度。此外，與4電平存儲單元相比，3電平存儲單元MC在相鄰閾值電壓分布之間具有更大的差值，由此，其具有更高的可靠性程度。
因此，具有3電平存儲單元的非易失性半導(dǎo)體存儲器件，即，“3電平非易失性半導(dǎo)體存儲器件”，在集成度或可靠性方面具有超出其他類型的非易失性半導(dǎo)體存儲器件的優(yōu)點。
圖5是示出根據(jù)本發(fā)明的實施例的非易失性半導(dǎo)體存儲器件的一部分的圖。參考圖5，該非易失性半導(dǎo)體存儲器件包括存儲器陣列100、頁緩沖器200、行譯碼器300、以及數(shù)據(jù)I/O電路400。
存儲器陣列100包括以行/列矩陣結(jié)構(gòu)布置的多個3電平存儲單元。圖6是示出當(dāng)該非易失性半導(dǎo)體存儲器件是NAND型非易失性半導(dǎo)體存儲器件時的存儲器陣列100的實施例的電路圖。
參考圖6，存儲器陣列100包括第一偶串STe1、第一奇串STo1、第二偶串STe2、以及第二奇串STo2。第一偶串STe1、第一奇串STo1、第二偶串STe2和第二奇串STo2分別連接到第一偶位線BLe1、第一奇位線BLo1、第二偶位線BLe2和第二奇位線BLo2。
在非易失性半導(dǎo)體存儲器件的編程和讀取操作期間，第一偶位線BLe1和第一奇位線BLo1通過第一公共位線控制塊BKCON1而選擇性地連接到第一公共位線BLc1。具體地，當(dāng)將偶位線選擇信號BLSLTe和第一讀出位線信號SOBLK1激活到邏輯狀態(tài)“高”(“H”)時，第一偶位線BLe1連接到第一公共位線BLc1；當(dāng)將奇位線選擇信號BLSLTo和第一讀出位線信號SOBLK1激活到邏輯狀態(tài)“高”時，第一奇位線BLo1連接到第一公共位線BLc1。
在非易失性半導(dǎo)體存儲器件的數(shù)據(jù)編程和讀取操作期間，第二偶位線BLe2和第二奇位線BLo2通過第二公共位線控制塊BKCON2而選擇性地連接到第二公共位線BLc2。具體地，當(dāng)將偶位線選擇信號BLSLTe和第二讀出位線信號SOBLK2激活到邏輯狀態(tài)“高”時，第二偶位線BLe2連接到第二公共位線BLc2；當(dāng)將奇位線選擇信號BLSLTo和第二讀出位線信號SOBLK2激活到邏輯狀態(tài)“高”時，第二奇位線BLo2連接到第二公共位線BLc2。
第一公共位線控制塊BKCON1用電源電壓VDD或接地電壓VSS來驅(qū)動第一偶位線BLe1和第一奇位線BLo1。類似地，第二公共位線控制塊BKCON2利用電源電壓VDD或接地電壓VSS來驅(qū)動第二偶位線BLe2和第二奇位線BLo2。更具體地，第一和第二公共位線控制塊BKCON1和BKCON2響應(yīng)于具有邏輯狀態(tài)“高”的偶電壓屏蔽信號SHLDHe、利用電源電壓VDD驅(qū)動各自的第一和第二偶位線BLe1和BLe2。類似地，第一和第二公共位線控制塊BKCON1和BKCON2響應(yīng)于具有邏輯狀態(tài)“高”的奇電壓屏蔽信號SHLDHo，而利用電源電壓VDD驅(qū)動各自的第一和第二奇位線BLo1和BLo2。同樣，第一和第二公共位線控制塊BKCON1和BKCON2響應(yīng)于具有邏輯狀態(tài)“低”的偶電壓屏蔽信號SHLDLe，利用接地電壓VSS驅(qū)動各自的第一和第二偶位線BLe1和BLe2；并響應(yīng)于具有邏輯狀態(tài)“低”的奇電壓屏蔽信號SHLDLo，利用接地電壓VSS驅(qū)動各自的第一和第二奇位線BLo1和BLo2。
第一偶串STe1、第一奇串STo1、第二偶串STe2、以及第二奇串STo2每個都包括多個存儲單元MC。在所撰寫的本說明書中，將第一偶串STe1或第一奇串STo1中包括的存儲單元稱為“第一存儲單元”，而將第二偶串STe2或第二奇串STo2中包括的存儲單元稱為第二存儲單元。
第一和第二存儲單元一般是相同類型的存儲單元，可被電編程和擦除，并且提供非易失性數(shù)據(jù)存儲。
如圖6中的點線橢圓所示，第一和第二存儲單元可被布置為位于偶串內(nèi)的對，并由相同字線控制。類似地，第一和第二存儲單元也可被布置為位于奇串中的對，并且由相同的字線控制。
作為示例，圖6示出了在第一偶串STe1中包括的單個第一存儲單元MC1、以及在第二偶串STe2中包括的單個第二存儲單元MC2，它們形成一對。類似地，第一奇串STo1中的單個第一存儲單元、與第二奇串STo2中的單個第二存儲單元也形成一對。
一般在單次讀取或編程或讀取操作中將數(shù)據(jù)編程到一對存儲單元中、或從其中讀取。下面將更詳細(xì)地說明編程和讀取成對的存儲單元的方法。在編程方法中，假設(shè)可由一組3位BIT1到BIT3代表表征每對3電平存儲單元中的每個存儲單元的3個閾值電壓分布。
當(dāng)選擇和驅(qū)動第一和第二偶串STe1和STe2內(nèi)的第一和第二存儲單元MC1和MC2時，第一和第二奇位線BLo1和BLo2用作屏蔽線。類似地，當(dāng)選擇和驅(qū)動第一和第二奇串STo1和STo2中的一對第一和第二存儲單元時，第一和第二偶位線BLe1和BLe2用作屏蔽線。以此方式，偶位線BLe1和BLe2或奇位線BLo1和BLo2用作屏蔽線(Shielding line)，由此防止噪聲和電容性耦合。因此，可防止非易失性半導(dǎo)體存儲器件的性能退化。
再次參考圖5，頁緩沖器200通過第一和第二公共位線BLc1和BLc2而耦合到存儲器陣列100。驅(qū)動頁緩沖器200，以將第一到第三位BIT1到BIT3映射到第一和第二存儲單元MC1和MC2的相應(yīng)的閾值電壓分布。
圖7是示出頁緩沖器200的一個實施例的電路圖。參考圖7，頁緩沖器200包括開關(guān)SW、第一鎖存器塊LTBK1以及第二鎖存器塊LTBK2。
開關(guān)SW響應(yīng)于切換信號VSW而將第一公共位線BLc1連接到第二公共位線BLc2。
第一鎖存器塊LTBK1可存儲第一鎖存器數(shù)據(jù)DLT1，并且連接到第一公共位線BLc1。第一鎖存器塊LTBK1包括第一讀出端子NSEN1、第一鎖存器單元211、第一切換單元213、第一鎖存器控制單元215、以及第一轉(zhuǎn)儲單元217。
第一讀出端子NSEN1響應(yīng)于第一位線連接信號BLSHF1而連接到第一公共位線BLc1。在此情況下，可通過第一位線連接單元223，而將第一讀出端子NSEN1上的數(shù)據(jù)提供給第一公共位線BLc1。
第一鎖存器單元211鎖存和存儲第一鎖存器數(shù)據(jù)DLT1。另外，第一鎖存器單元211響應(yīng)于第一鎖存器選擇信號PBSLT1而將第一鎖存器數(shù)據(jù)DLT1傳送到第一公共位線BLc1。
當(dāng)輸入信號DI具有邏輯狀態(tài)“高”時，第一切換單元213可基于第一讀出端子NSEN1的電壓電平，而將第一鎖存器數(shù)據(jù)DLT1從邏輯狀態(tài)“低”(“L”)切換(或“翻轉(zhuǎn)(flop)”)到邏輯狀態(tài)“高”。類似地，當(dāng)將反相輸入信號nDI激活到邏輯狀態(tài)“高”時，第一切換單元213可基于第一讀出端子NSEN1的電壓電平，而將第一鎖存器數(shù)據(jù)DLT1從邏輯狀態(tài)“高”切換到邏輯狀態(tài)“低”。
當(dāng)輸入信號DI具有邏輯狀態(tài)“高”且第一輸出控制信號DIO1具有邏輯狀態(tài)“高”時，第一鎖存器控制單元215將第一鎖存器數(shù)據(jù)DLT1設(shè)置為邏輯狀態(tài)“高”。當(dāng)反相輸入信號nDI具有邏輯狀態(tài)“高”且輸出控制信號DIO1具有邏輯狀態(tài)“高”時，第一鎖存器控制單元215將第一鎖存器數(shù)據(jù)DLT1重置為邏輯狀態(tài)“低”。
在第一切換單元213和第一鎖存器控制單元215中均包括由輸入信號DI選通的(gated)NMOS晶體管T11、以及由反相輸入信號nDI選通的NMOS晶體管T13。
第一轉(zhuǎn)儲單元217響應(yīng)于第一鎖存器數(shù)據(jù)DLT1，而將第一讀出端子NSEN1放電到接地電壓VSS。具體地，當(dāng)?shù)谝绘i存器數(shù)據(jù)DLT1具有邏輯狀態(tài)“高”時，第一轉(zhuǎn)儲單元217響應(yīng)于第一轉(zhuǎn)儲信號DUMP1而將第一讀出端子NSEN1放電到接地電壓VSS。因此，第一轉(zhuǎn)儲單元217用來反相處于邏輯狀態(tài)“高”的第一鎖存器數(shù)據(jù)DLT1，并且將反相后的數(shù)據(jù)提供給第一讀出端子NSEN1。
第一鎖存器塊LTBK1一般還包括第一輸出單元219、第一預(yù)充電單元221、以及第一位線連接單元223。
第一輸出單元219偶而地響應(yīng)于第一輸出控制信號DIO1，而將第一鎖存器單元211中鎖存的第一鎖存器數(shù)據(jù)DLT1提供給內(nèi)部數(shù)據(jù)線IDL。
第一預(yù)充電單元221響應(yīng)于第一讀出預(yù)充電信號/PRE1，而將第一讀出端子NSEN1預(yù)充電到電源電壓VDD。
第一位線連接單元223響應(yīng)于第一位線連接信號BLSHF1，而控制第一公共位線BLc1和第一讀出端子NSEN1之間的電連接。
參考圖7，第二鎖存器塊LTBK2可存儲第二鎖存器數(shù)據(jù)DLT2，并連接到第二公共位線BLc2。第二鎖存器塊LTBK2包括第二讀出端子NSEN2、第二鎖存器單元261、第二切換單元263、第二鎖存器控制單元265、以及第二轉(zhuǎn)儲單元267，并且還包括第二輸出單元269、第二預(yù)充電單元271、以及第二位線連接單元273。
第二鎖存器塊LTBK2的第二讀出端子NSEN2、第二鎖存器單元261、第二切換單元263、第二鎖存器控制單元265、第二轉(zhuǎn)儲單元267、第二輸出單元269、第二預(yù)充電單元271、以及第二位線連接單元273，分別具有與第一鎖存器塊LTBK1的第一讀出端子NSEN1、第一鎖存器單元211、第一切換單元213、第一鎖存器控制單元215、第一轉(zhuǎn)儲單元217、第一輸出單元219、第一預(yù)充電單元221、以及第一位線連接單元223相同的構(gòu)造，并執(zhí)行相同的操作。因此，省略對這些組件的詳細(xì)解釋，以避免冗長。
再次參考圖5，行譯碼器300耦合到存儲器陣列100。行譯碼器300控制所選擇的字線WL的電壓電平，并生成串選擇信號SSL和地選擇信號GSL。數(shù)據(jù)輸入/輸出(I/O)電路400將頁緩沖器200中鎖存的數(shù)據(jù)輸出到外部系統(tǒng)，并將從外部系統(tǒng)接收的數(shù)據(jù)載入到頁緩沖器200中。典型地，外部系統(tǒng)將第一到第三位BIT1到BIT3提供到數(shù)據(jù)I/O電路400，并且，經(jīng)由內(nèi)部數(shù)據(jù)線IDL而將該第一到第三位從數(shù)據(jù)I/O電路傳遞到頁緩沖器200。
下面將說明用于圖5中示出的非易失性半導(dǎo)體存儲器件的編程方法。在以下說明中，相對于存儲單元對說明該編程方法，其中按照分別使用第一到第三位BIT1到BIT3的第一到第三頁編程操作的次序?qū)Υ鎯卧獙M(jìn)行編程。
圖8和9是分別示出用于第一和第二存儲單元MC1和MC2的第一頁編程操作的流程圖和數(shù)據(jù)流圖。在第一頁編程操作中，根據(jù)第一位BIT1的值，將第一存儲單元MC1的閾值電壓編程到第二閾值電壓分布G2內(nèi)。
參考圖8，在步驟S1110中，將第一鎖存器數(shù)據(jù)DLT1設(shè)置為邏輯狀態(tài)“高”。接著，在步驟S1120中，將第一位BIT1載入第一鎖存器數(shù)據(jù)DLT1中(見圖9的A1)。具體地，當(dāng)?shù)谝晃籅IT1是邏輯“0”(或簡稱“0”)時，將反相輸入信號nDI激活到邏輯狀態(tài)“高”，使得將第一鎖存器數(shù)據(jù)DLT1鎖存為邏輯狀態(tài)“低”。同時，當(dāng)?shù)谝晃籅IT1是邏輯“1”(或簡稱“1”)時，將輸入信號DI激活到邏輯狀態(tài)“高”，并且將第一鎖存器數(shù)據(jù)DLT1保持為邏輯狀態(tài)“高”。
此后，在步驟S1130，將第一鎖存器數(shù)據(jù)DLT1轉(zhuǎn)儲到第一公共位線BLc1上，以對第一存儲單元MC1編程(見圖9中的A2)。例如，當(dāng)?shù)谝晃籅IT1是“0”時，增大第一存儲單元MC1的閾值電壓。相反，當(dāng)?shù)谝晃籅IT1是“1”時，第一存儲單元MC1的閾值電壓保持在其當(dāng)前狀態(tài)上。
接著，在步驟S1140中，通過第一公共位線BLc1，在第一讀出端子NSEN1上反映(即，指示或變得清楚)相對于第一參考電壓VR1的、第一存儲單元MC1的閾值電壓的值(見圖9中的A3)。換言之，根據(jù)第一存儲單元MC1的閾值電壓是否大于或等于第一參考電壓VR1，確定通過第一公共位線BLc1向第一讀出端子NSEN1傳送的電壓的電平。更具體地，當(dāng)?shù)谝淮鎯卧狹C1的閾值電壓高于第一參考電壓VR1時，將第一公共位線BLc1和第一讀出端子NSEN1的電壓電平驅(qū)動到電源電壓VDD。相反，當(dāng)?shù)谝淮鎯卧狹C1的閾值電壓低于第一參考電壓VR1時，將第一公共位線BLc1和第一讀出端子NSEN1的電壓電平驅(qū)動到接地電壓VSS。
在步驟S1150中，將第一鎖存器控制信號LCH1生成為具有邏輯狀態(tài)“高”的脈沖。響應(yīng)于該脈沖，第一鎖存器數(shù)據(jù)DLT1基于第一讀出端子NSEN1的電壓電平，選擇性地從邏輯狀態(tài)“低”切換到邏輯狀態(tài)“高”(見圖9中的A4)。具體地，當(dāng)?shù)谝蛔x出端子NSEN1的電壓電平接近于電源電壓VDD時，第一鎖存器數(shù)據(jù)DLT1從邏輯狀態(tài)“低”切換到邏輯狀態(tài)“高”。相反，當(dāng)?shù)谝蛔x出端子NSEN1的電壓電平接近于接地電壓VSS時，第一鎖存器數(shù)據(jù)DLT1保持在其當(dāng)前狀態(tài)上。
當(dāng)?shù)谝绘i存器數(shù)據(jù)DLT1在步驟S1150之后處于邏輯狀態(tài) “低”時，則還未將第一存儲單元MC1的閾值電壓增加到第二閾值電壓分布G2內(nèi)。
在步驟S1160中，將第一輸出控制信號DIO1生成為具有邏輯狀態(tài)“高”的脈沖。響應(yīng)于該脈沖，通過內(nèi)部數(shù)據(jù)線IDL，半導(dǎo)體存儲器件讀取并傳遞出第一鎖存器數(shù)據(jù)DLT1的邏輯狀態(tài)(見圖9中的A5)。接著，在步驟S1170中，基于從半導(dǎo)體存儲器件讀取出的第一鎖存器數(shù)據(jù)DLT1的邏輯狀態(tài)，確定第一頁編程操作的成功與否。當(dāng)在步驟S1160中讀取的第一鎖存器數(shù)據(jù)DLT1的邏輯狀態(tài)是“高”時，則第一存儲單元MC1已被成功編程。否則，當(dāng)在步驟S1160中讀取的第一鎖存器數(shù)據(jù)DLT1的邏輯狀態(tài)是“低”時，則第一存儲單元MC1尚未被成功地編程，即，檢測到“編程失敗”。
當(dāng)檢測到編程失敗時，通過在步驟S1130中向第一存儲單元MC1施加遞增的字線電壓以增大第一存儲單元MC1的閾值電壓，來重復(fù)步驟S1130到S1170，直到實現(xiàn)編程成功，或者可選地，直到執(zhí)行了預(yù)定次數(shù)的迭代。
當(dāng)在步驟S1170中檢測到第一存儲單元MC1已被成功編程時，在步驟S1180中確認(rèn)第一頁編程操作的完成。
圖10是示出在圖8和9中所示的編程方法中已執(zhí)行了第一頁編程操作之后、第一和第二存儲單元MC1和MC2的閾值電壓的變化的圖。
參考圖10，當(dāng)?shù)谝晃籅IT1是“1”(情況11)時，第一和第二存儲單元MC1和MC2的閾值電壓保持為擦除狀態(tài)，即，在第一閾值電壓分布G1內(nèi)。
當(dāng)?shù)谝晃籅IT1是“0”(情況12)時，第一存儲單元MC1的閾值電壓被增加到第二閾值電壓分布G2內(nèi)，而第二存儲單元MC2的閾值電壓保持在第一閾值電壓分布G1內(nèi)。
圖11和12是示出編程方法中的第二頁編程操作的流程圖和數(shù)據(jù)流圖。在第二頁編程操作中，根據(jù)第二位BIT2的邏輯狀態(tài)，將第二存儲單元MC2的閾值電壓編程到第二閾值電壓分布G2內(nèi)。
參考圖11，在步驟S1210中，將第二鎖存器數(shù)據(jù)DLT2設(shè)置為邏輯狀態(tài)“高”。接著，在步驟S1220中，將第二位BIT2載入到第二鎖存器數(shù)據(jù)DLT2中(見圖12的B1)。換言之，當(dāng)?shù)诙籅IT2是“0”時，將反相輸入信號nDI激活到邏輯狀態(tài)“高”，使得第二鎖存器數(shù)據(jù)DLT2鎖存為邏輯狀態(tài)“低”。同時，當(dāng)?shù)诙籅IT2是“1”時，將輸入信號DI激活到邏輯狀態(tài)“高”，并且第二鎖存器數(shù)據(jù)DLT2保持為邏輯狀態(tài)“高”。
接著，在步驟S1230，將第二鎖存器數(shù)據(jù)DLT2轉(zhuǎn)儲到第二公共位線BLc2上，以對第二存儲單元MC2編程(見圖12中的B2)。換言之，當(dāng)?shù)诙籅IT2是“0”時，增加第二存儲單元MC2的閾值電壓，并且，當(dāng)?shù)诙籅IT2是“1”時，第二存儲單元MC2的閾值電壓保持在其當(dāng)前狀態(tài)上。
接著，在步驟S1240中，通過第二公共位線BLc2，在第二讀出端子NSEN2上反映、或指示相對于第二參考電壓VR2的、第二存儲單元MC2的閾值電壓的值(見圖12中的B3)。換言之，根據(jù)第二存儲單元MC2的閾值電壓是否大于或等于第二參考電壓VR2，確定通過第二公共位線BLc2向第二讀出端子NSEN2傳送的電壓的電平。更具體地，當(dāng)?shù)诙鎯卧狹C2的閾值電壓高于第二參考電壓VR2時，將第二公共位線BLc2和第二讀出端子NSEN2的電壓電平驅(qū)動到電源電壓VDD。相反，當(dāng)?shù)诙鎯卧狹C2的閾值電壓低于第二參考電壓VR2時，將第二公共位線BLc2和第二讀出端子NSEN2的電壓電平驅(qū)動到接地電壓VSS。
在步驟S1250中，將第二鎖存器控制信號LCH2生成為具有邏輯狀態(tài)“高”的脈沖。響應(yīng)于該脈沖，第二鎖存器數(shù)據(jù)DLT2基于第二讀出端子NSEN2的電壓電平，選擇性地從邏輯狀態(tài)“低”切換到邏輯狀態(tài)“高”(見圖12中的B4)。具體地，當(dāng)?shù)诙x出端子NSEN2的電壓電平接近于電源電壓VDD時，第二鎖存器數(shù)據(jù)DLT2從邏輯狀態(tài)“低”切換到邏輯狀態(tài)“高”。相反，當(dāng)?shù)诙x出端子NSEN2的電壓電平接近于接地電壓VSS時，第二鎖存器數(shù)據(jù)DLT2保持在其當(dāng)前狀態(tài)上。
當(dāng)?shù)诙i存器數(shù)據(jù)DLT2在步驟S1250之后處于邏輯狀態(tài)“低”時，則第二存儲單元MC2的閾值電壓還沒有被增加到第二閾值電壓分布G2內(nèi)。
在步驟S1260中，將第二輸出控制信號DIO2生成為具有邏輯狀態(tài)“高”的脈沖。響應(yīng)于該脈沖，通過內(nèi)部數(shù)據(jù)線IDL，從半導(dǎo)體存儲器件讀取和傳遞出第二鎖存器數(shù)據(jù)DLT2的邏輯狀態(tài)(見圖12中的B5)。接著，在步驟S1270中，基于從半導(dǎo)體存儲器件讀取出的第二鎖存器數(shù)據(jù)DLT2的邏輯狀態(tài)，確定第二頁編程操作的成功與否。當(dāng)在步驟S1260中讀取的第二鎖存器數(shù)據(jù)DLT2的邏輯狀態(tài)是“高”時，第二存儲單元MC2已被成功編程。否則，當(dāng)在步驟S 1260中讀取的第二鎖存器數(shù)據(jù)DLT2的邏輯狀態(tài)是“低”時，則第二存儲單元MC2尚未被成功編程，即，已發(fā)生“編程失敗”。
當(dāng)檢測到編程失敗時，通過在步驟S1230中向存儲單元MC2施加遞增的字線電壓以增大第二存儲單元MC2的閾值電壓，來重復(fù)步驟S1230到S1270，直到實現(xiàn)編程成功，或者可選地，直到執(zhí)行了預(yù)定次數(shù)的迭代。
當(dāng)在步驟S1270中檢測到第二存儲單元MC2已被成功編程時，在步驟S1280中確認(rèn)第二頁編程操作的完成。
圖13是示出在執(zhí)行了第二頁編程操作之后、第一和第二存儲單元MC1和MC2的閾值電壓的變化的圖。
當(dāng)?shù)谝缓偷诙籅IT1和BIT2都是“1”(情況21)時，第一和第二存儲單元MC1和MC2的閾值電壓保持為擦除狀態(tài)，即，在第一閾值電壓分布G1內(nèi)。
當(dāng)?shù)谝晃籅IT1是“1”而第二位BIT2是“0”(情況22)時，第一存儲單元MC1的閾值電壓保持在第一閾值電壓分布G1內(nèi)，而第二存儲單元MC2的閾值電壓被增大到第二閾值電壓分布G2內(nèi)。
當(dāng)?shù)谝晃籅IT1是“0” 而第二位BIT2是“1”(情況23)時，第一存儲單元MC1的閾值電壓保持在第二閾值電壓分布G2內(nèi)，而第二存儲單元MC2的閾值電壓保持在第一閾值電壓分布G1內(nèi)。
最后，當(dāng)?shù)谝缓偷诙籅IT1和BIT2是“0”(情況24)時，第一存儲單元MC1的閾值電壓保持在第二閾值電壓分布G2內(nèi)，而第二存儲單元MC2的閾值電壓增大到第二閾值電壓分布G2內(nèi)。
圖14A和14B是示出編程方法中的第三頁編程操作的流程圖。圖15A和15B是對應(yīng)于圖14A和14B的流程圖的數(shù)據(jù)流圖。在第三頁編程操作中，根據(jù)第三位BIT3的邏輯狀態(tài)，第一和第二存儲單元MC1和MC2的閾值電壓被編程到第三閾值電壓分布G3內(nèi)。
參考圖14A和14B，在步驟S1305中，將第一和第二鎖存器數(shù)據(jù)DLT1和DLT2設(shè)置為邏輯狀態(tài)“高”。
在步驟S1310中，載入第三位BIT3作為第一鎖存器數(shù)據(jù)DLT1和第二鎖存器數(shù)據(jù)DLT2(見圖15A中的C1)。具體地，當(dāng)?shù)谌籅IT3是“0”時，將反相輸入信號nDI激活到邏輯狀態(tài)“高”，使得第一鎖存器數(shù)據(jù)DLT1和第二鎖存器數(shù)據(jù)DLT2鎖存為邏輯狀態(tài)“低”。另一方面，當(dāng)?shù)谌籅IT3是“1”時，將輸入信號DI激活到邏輯狀態(tài)“高”，并且第一和第二鎖存器數(shù)據(jù)DLT1和DLT2保持為邏輯狀態(tài)“高”。
接著，在步驟S1315中，在第一讀出端子NSEN1上反映、或指示相對于第二參考電壓VR2的、第二存儲單元MC2的閾值電壓的電平(見圖15A中的C2)。將切換信號VSW激活到邏輯狀態(tài)“高”，使得第二公共位線BLc2連接到第一公共位線BLc1。
接著，在步驟S1320，將輸入信號DI激活到邏輯狀態(tài)“高”，并在激活輸入信號DI時，基于在步驟S1315中獲得的第一讀出端子NSEN1的電壓電平，選擇性地切換在步驟S1310中載入的第一鎖存器數(shù)據(jù)DLT1(見圖15A中的C3)。
具體地，當(dāng)?shù)谌籅IT3是“0”時，如果第二位BIT2是“0”，則第一鎖存器數(shù)據(jù)DLT1將從邏輯狀態(tài)“低”切換到邏輯狀態(tài)“高”。當(dāng)?shù)谌籅IT3是“1”時，第一鎖存器數(shù)據(jù)DLT1將保持在邏輯狀態(tài)“高”。當(dāng)?shù)诙籅IT2是“1”而第三位BIT3是“0”時，第一鎖存器數(shù)據(jù)DLT1將保持在邏輯狀態(tài)“低”。
接著，在步驟S1325中，將第一轉(zhuǎn)儲信號DUMP1激活到邏輯狀態(tài)“高”，并且在第二讀出端子NSEN2上指示相對于第一參考電壓VR1的、第一存儲單元MC1的閾值電壓的電平(見圖15A的C4和C4’)。此外，將切換信號VSW激活到邏輯狀態(tài)“高”，使得第一公共位線BLc1連接到第二公共位線BLc2。
接著，在步驟S1330中，將輸入信號DI激活到邏輯狀態(tài)“高”，并在激活輸入信號DI時，基于在步驟S1325中獲得的第二讀出端子NSEN2的電壓電平，選擇性地切換在步驟S1310中載入的第二鎖存器數(shù)據(jù)DLT2(見圖15A中的C5)。
當(dāng)?shù)谌籅IT3是“0”時，在第一鎖存器數(shù)據(jù)DLT1處于邏輯狀態(tài)“低”且第一位BIT1是“0”時，第二鎖存器數(shù)據(jù)DLT2從邏輯狀態(tài)“低”切換到邏輯狀態(tài)“高”。
圖16示出在執(zhí)行了步驟S1330之后第一和第二鎖存器數(shù)據(jù)DLT1和DLT2的邏輯狀態(tài)。例如，在圖16中，情況31到情況34示出第三位BIT3是“0”的情況。當(dāng)?shù)谝缓偷诙籅IT1和BIT2是“1”(情況31)時，第一鎖存器數(shù)據(jù)DLT1和第二鎖存器數(shù)據(jù)DLT2都保持在邏輯狀態(tài)“低”。
當(dāng)?shù)谝晃籅IT1是“1”而第二位BIT2是“0”(情況32)時，第一鎖存器數(shù)據(jù)DLT1切換到邏輯狀態(tài)“高”，并且第二鎖存器數(shù)據(jù)DLT2保持在邏輯狀態(tài)“低”。
當(dāng)?shù)谝晃籅IT1是“0”而第二位BIT2是“1”(情況33)時，第一鎖存器數(shù)據(jù)DLT1保持在邏輯狀態(tài)“低”，并且第二鎖存器數(shù)據(jù)DLT2切換到邏輯狀態(tài)“高”。
當(dāng)?shù)谝缓偷诙籅IT1和BIT2是“0”(情況34)時，第一鎖存器數(shù)據(jù)DLT1切換到邏輯狀態(tài)“高”，并且第二鎖存器數(shù)據(jù)DLT2都保持在邏輯狀態(tài)“低”。
最后，當(dāng)?shù)谌籅IT3是“1”(情況35)時，不管第一和第二位BIT1和BIT2如何，第一鎖存器數(shù)據(jù)DLT1和第二鎖存器數(shù)據(jù)DLT2保持在邏輯狀態(tài)“高”。
接著，在步驟S1335，使用在步驟S1320和S1330中切換的第一和第二鎖存器數(shù)據(jù)DLT1和DLT2，對第一和第二存儲單元MC1和MC2編程(見圖15B中的C6)。當(dāng)?shù)谌籅IT3是“1”時，第一存儲單元MC1的閾值電壓保持在其先前的狀態(tài)上。相反，當(dāng)?shù)谌籅IT3是“0”時，第一或第二存儲單元MC1或MC2的閾值電壓增大到第三閾值電壓分布G3。
接著，在步驟S1340中，通過第一公共位線BLc1，在第一讀出端子NSEN1上反映相對于第二參考電壓VR2的、第一存儲單元MC1的閾值電壓的電平(見圖15B中的C7)。
在步驟S1345中，將第一鎖存器控制信號LCH1生成為具有邏輯狀態(tài)“高”的脈沖，并且將輸入信號DI激活到邏輯狀態(tài)“高”。結(jié)果，根據(jù)第一讀出端子NSEN1的電壓電平，第一鎖存器數(shù)據(jù)DLT1選擇性地從邏輯狀態(tài)“低”切換到邏輯狀態(tài)“高”(見圖15B中的C8)。
在步驟S1350中，通過第二公共位線BLc2，在第二讀出端子NSEN2上反映相對于第二參考電壓VR2的、第二存儲單元MC2的閾值電壓的電平(見圖15B中的C9)。
在步驟S1355中，將第二鎖存器控制信號LCH2生成為具有邏輯狀態(tài)“高”的脈沖，并且將輸入信號DI激活到邏輯狀態(tài)“高”。結(jié)果，根據(jù)第二讀出端子NSEN2的電壓電平，第二鎖存器數(shù)據(jù)DLT2選擇性地從邏輯狀態(tài)“低”切換到邏輯狀態(tài)“高”(見圖15B中的C10)。
在步驟S1360中，同時或順序地將第一輸出控制信號DIO1和第二輸出控制信號DIO2生成為具有邏輯電平“高”的脈沖，使得從半導(dǎo)體存儲器件讀取和輸出第一和第二鎖存器數(shù)據(jù)DLT1和DLT2的邏輯狀態(tài)(見圖15B的C11)。在步驟S1365中，確定編程成功或失敗。
當(dāng)檢測到編程失敗時，通過在步驟S1335中向存儲單元MC1和MC2施加遞增的字線電壓，來重復(fù)步驟S1335到S1365。
當(dāng)確定編程成功時，在步驟S1370中確認(rèn)完成第三頁編程操作。
圖17是示出在執(zhí)行了第三頁編程操作之后、第一和第二存儲單元MC1和MC2的閾值電壓的變化的圖。
參考圖17，當(dāng)所有第一、第二和第三位BIT1、BIT2和BIT3都是“1”(情況41)時，第一和第二存儲單元MC1和MC2的閾值電壓保持為擦除狀態(tài)，即，在第一閾值電壓分布G1內(nèi)。
當(dāng)?shù)谝缓偷诙籅IT1和BIT2是“1”而第三位BIT3是“0”時(情況42)時，第一和第二存儲單元MC1和MC2的閾值電壓都增大到第三閾值電壓分布G3內(nèi)。
當(dāng)?shù)谝晃籅IT1是“1”、第二位BIT2是“0”、且第三位BIT3是“1”(情況43)時，第一存儲單元MC1的閾值電壓保持在第一閾值電壓分布G1內(nèi)，而第二存儲單元MC2的閾值電壓保持在第二閾值電壓分布G2內(nèi)。
當(dāng)?shù)谝晃籅IT1是“1”、第二位BIT2是“0”、且第三位BIT3是“0”(情況44)時，第一存儲單元MC1的閾值電壓保持在第一閾值電壓分布G1內(nèi)，而第二存儲單元MC2的閾值電壓增大到第三閾值電壓分布G3內(nèi)。
當(dāng)?shù)谝晃籅IT1是“0”、第二位BIT2是“1”、且第三位BIT3是“1”(情況45)時，第一存儲單元MC1的閾值電壓保持在第二閾值電壓分布G2內(nèi)，而第二存儲單元MC2的閾值電壓保持在第一閾值電壓分布G1內(nèi)。
當(dāng)?shù)谝晃籅IT1是“0”、第二位BIT2是“1”、且第三位BIT3是“0”(情況46)時，第一存儲單元MC1的閾值電壓增大到第三閾值電壓分布G3內(nèi)，而第二存儲單元MC2的閾值電壓保持在第一閾值電壓分布G1內(nèi)。
當(dāng)?shù)谝晃籅IT1是“0”、第二位BIT2是“0”、且第三位BIT3是“1”(情況47)時，第一和第二存儲單元MC1和MC2的閾值電壓都保持在第二閾值電壓分布G2內(nèi)。
當(dāng)?shù)谝?、第二和第三位BIT1、BIT2和BIT3都是“0”(情況48)時，第一存儲單元MC1的閾值電壓保持在第二閾值電壓分別G2內(nèi)，而第二存儲單元MC2的閾值電壓增大到第三閾值電壓分布G3內(nèi)。
在上述對非易失性半導(dǎo)體存儲器件編程的方法中，根據(jù)按順序向非易失性半導(dǎo)體存儲器件提供的第一到第三位BIT1、BIT2和BIT3各自的邏輯狀態(tài)來控制和修改第一和第二存儲單元MC1和MC2的閾值電壓。對于每個位，通過一次或兩次校驗讀取操作來確定編程成功與否。因此，通過使用該編程方法，可在編程期間顯著地改善非易失性存儲器件的整體操作速度。
當(dāng)?shù)谝坏降谌籅IT1到BIT3分別是“1”、“1”和“0”時，第一和第二存儲單元MC1和MC2的閾值電壓增大到第三閾值電壓分布G3內(nèi)。
將第一位BIT1映射到相對于第一參考電壓VR1的、第一存儲單元MC1的閾值電壓電平。具體地，當(dāng)?shù)谝晃籅IT1是“1”時，第一存儲單元MC1的閾值電壓低于第一參考電壓VR1，而當(dāng)?shù)谝晃籅IT1是“0”時，第一存儲單元MC1的閾值電壓高于第一參考電壓VR1。
類似地，將第二位BIT2映射到相對于第一參考電壓VR1的、第二存儲單元MC2的閾值電壓的電平。
同時，將第三位BIT3映射到相對于第二參考電壓VR2的、第一和第二存儲單元MC1和MC2的閾值電壓的電平。當(dāng)?shù)谌籅IT3是“1”時，第一和第二存儲單元MC1和MC2的閾值電壓保持在第二參考電壓VR2之下。然而，當(dāng)?shù)谌籅IT3是“0”時，第一存儲單元MC1和/或第二存儲單元MC2的閾值電壓的電平增大到在第二參考電壓VR2之上。
下面根據(jù)本發(fā)明的一個實施例說明用于圖5所示的非易失性半導(dǎo)體存儲器件的讀取方法。根據(jù)該方法，第一到第三位BIT1到BIT3不需要必須按特定次序讀取。
圖18A和18B是示出讀取方法中的第一頁讀取操作的流程圖。圖19A和圖19B是對應(yīng)于圖18A和圖18B的流程圖的數(shù)據(jù)流圖。
參考圖18A和18B，將反相輸入信號nDI激活到邏輯狀態(tài)“高”，并且當(dāng)激活反相輸入信號nDI時，將第一和第二鎖存器數(shù)據(jù)DLT1和DLT2重置為邏輯狀態(tài)“低”(見圖19A的D1)。
接著，在步驟S1420中，在第一讀出端子NSEN1上反映相對于第二參考電壓VR2的、第一存儲單元MC1的閾值電壓的電平，并且在第二讀出端子NSEN2上反映相對于第二參考電壓VR2的、第二存儲單元MC2的閾值電壓的電平(見圖19A的D2)。
接著，在步驟S1430中，將第一和第二鎖存器控制信號LCH1和LCH2生成為具有邏輯狀態(tài)“高”的脈沖，并且將輸入信號DI激活到邏輯狀態(tài)“高”。根據(jù)第一和第二讀出端子NSEN1和NSEN2的電壓電平，選擇性地將第一和第二鎖存器數(shù)據(jù)DLT1和DLT2從邏輯狀態(tài)“低”切換到邏輯狀態(tài)“高”(見圖19A中的D3)。結(jié)果，在圖17中的情況42和情況46的情況下，第一鎖存器數(shù)據(jù)DLT1切換到邏輯狀態(tài)“高”，而在圖17的情況42、情況44和情況48的情況下，第二鎖存器數(shù)據(jù)DLT2切換到邏輯狀態(tài)“高”。
接著，在步驟S1440中，將第二轉(zhuǎn)儲信號DUMP2和切換信號VSW激活到邏輯狀態(tài)“高”，并且在第一讀出端子NSEN1上反映第二鎖存器數(shù)據(jù)DLT2的邏輯狀態(tài)(見圖19A的D4和D4’)。
在步驟S1450中，將反相輸入信號nDI激活到邏輯狀態(tài)“高”(見圖19A的D5)，并且將第一鎖存器控制信號LCH1激活到邏輯狀態(tài)“高”，使得第一鎖存器數(shù)據(jù)DLT1從邏輯狀態(tài)“高”切換到邏輯狀態(tài)“低”(見圖19A的D4)。結(jié)果，僅僅在圖17的情況42的情況下，第一鎖存器數(shù)據(jù)DLT1處于邏輯狀態(tài)“高”。在除了情況42的其他情況下，第一鎖存器數(shù)據(jù)DLT1處于邏輯狀態(tài)“低”。
在步驟S1460中，將第二鎖存器數(shù)據(jù)DLT2設(shè)置為邏輯狀態(tài)“高”(見圖19B中的D6)。
接著，在步驟S1470和S1480中，基于第一存儲單元MC1的邏輯狀態(tài)和在步驟S1450中切換的第一鎖存器數(shù)據(jù)，第二鎖存器數(shù)據(jù)DLT2從邏輯狀態(tài)“高”切換到邏輯狀態(tài)“低”。
具體地，在步驟S1470中，在第二讀出端子NSEN2上反映相對于第一參考電壓VR1的、第一存儲單元MC1的閾值電壓的電平，以及第一鎖存器數(shù)據(jù)DLT1(見圖19B中的D7和D7’)。在步驟S1470期間，將切換信號VSW激活到邏輯狀態(tài)“高”，使得第一公共位線BLc1連接到第一公共位線BLc2，并且將第一轉(zhuǎn)儲信號DUMP1激活到邏輯狀態(tài)“高”。
在步驟S1480中，基于在步驟S1470中獲得的第二讀出端子NSEN2的電壓電平，第二鎖存器數(shù)據(jù)DLT2從邏輯狀態(tài)“高”切換到邏輯狀態(tài)“低”(見圖19B的D8)。在步驟S1480期間，將反相輸入信號nDI激活到邏輯狀態(tài)“高”。
下面說明第二鎖存器數(shù)據(jù)DLT2的邏輯狀態(tài)在步驟S1480中的變化。具體地，當(dāng)?shù)谝淮鎯卧狹C1的閾值電壓低于第一參考電壓VR1(圖17的情況41、情況43和情況44)以及當(dāng)?shù)谝绘i存器數(shù)據(jù)DLT1處于邏輯狀態(tài)“高”(圖17的情況42)時，第二鎖存器數(shù)據(jù)DLT2從邏輯狀態(tài)“高”切換到邏輯狀態(tài)“低”。否則(例如，圖17的情況45到情況48)，第一鎖存器數(shù)據(jù)DLT1保持在邏輯狀態(tài)“高”。
在步驟S1490中，將第二輸出控制信號DIO2生成為具有邏輯狀態(tài)“高”的脈沖，并且從半導(dǎo)體存儲器件讀取和輸出第二鎖存器數(shù)據(jù)DLT2的邏輯狀態(tài)，使得可以標(biāo)識第一位BIT1的邏輯狀態(tài)(見圖19B的D9)。
當(dāng)在步驟S1490中輸出的第二鎖存器數(shù)據(jù)DLT2的邏輯狀態(tài)具有邏輯狀態(tài)“高”時，第一位BIT1是“1”，而當(dāng)在步驟S1490中輸出的第二鎖存器數(shù)據(jù)DLT2的邏輯狀態(tài)具有邏輯狀態(tài)“低”時，第一位BIT1是“0 ”。
因此，可使用上述方法在單次讀取操作中確定第一位BIT1的值。
圖20A和20B是示出在用于非易失性半導(dǎo)體存儲器件的讀取方法中的第二頁讀取步驟的流程圖。圖21A和圖21B是對應(yīng)于圖20A和圖20B的流程圖的數(shù)據(jù)流圖。
參考圖20A和20B，在步驟S1510中，將反相輸入信號nDI激活到邏輯狀態(tài)“高”，并且將第一和第二鎖存器數(shù)據(jù)DLT1和DLT2重置為邏輯狀態(tài)“低”(見圖21A的E1)。
另外，在步驟S1520中，在第一讀出端子NSEN1上反映相對于第二參考電壓VR2的、第一存儲單元MC1的閾值電壓的電平，并且在第二讀出端子NSEN2上反映相對于第二參考電壓VR2的、第二存儲單元MC2的閾值電壓的電平(見圖21A的E2)。
接著，在步驟S1530中，將第一和第二鎖存器控制信號LCH1和LCH2生成為具有邏輯狀態(tài)“高”的脈沖，并且將輸入信號DI激活到邏輯狀態(tài)“高”。在此情況下，根據(jù)第一和第二讀出端子NSEN1和NSEN2的電壓電平，將第一和第二鎖存器數(shù)據(jù)DLT1和DLT2從邏輯狀態(tài)“低”切換到邏輯狀態(tài)“高”(見圖21A中的E3)。結(jié)果，在圖17中的情況42和情況46的情況下，第一鎖存器數(shù)據(jù)DLT1切換到邏輯狀態(tài)“高”。另外，在圖17的情況42、情況44和情況48的情況下，第二鎖存器數(shù)據(jù)DLT2切換到邏輯狀態(tài)“高”。
另外，在步驟S1540中，在第一讀出端子NSEN1反映第二鎖存器數(shù)據(jù)DLT2。在此情況下，將第二轉(zhuǎn)儲信號DUMP2和切換信號VSW激活到邏輯狀態(tài)“高”(見圖21A的E4和E4’)。
另外，在步驟S1550中，將第一鎖存器控制信號LCH1激活到邏輯狀態(tài)“高”，使得第一鎖存器數(shù)據(jù)DLT1從邏輯狀態(tài)“高”切換到邏輯狀態(tài)“低”(見圖21A的E4)。在此情況下，將反相輸入信號nDI激活到邏輯狀態(tài)“高”(見圖21A的E5)。結(jié)果，僅僅在圖17的情況42的情況下，第一鎖存器數(shù)據(jù)DLT1處于邏輯狀態(tài)“高”。在除了情況42的其他情況下，第一鎖存器數(shù)據(jù)DLT1處于邏輯狀態(tài)“低”。
在步驟S1560中，將第二鎖存器數(shù)據(jù)DLT2設(shè)置為邏輯狀態(tài)“高”(見圖21B中的E6)。
此后，在步驟S1570和S1580中，使用第二存儲單元MC2的數(shù)據(jù)和在步驟S1550中切換的第一鎖存器數(shù)據(jù)DLT1，將第二鎖存器數(shù)據(jù)DLT2從邏輯狀態(tài)“高”切換到邏輯狀態(tài)“低”。
更具體地，在步驟S1570中，在第二讀出端子NSEN2上反映相對于第一參考電壓VR1的、第二存儲單元MC2的閾值電壓的電平，以及第二鎖存器數(shù)據(jù)DLT2(見圖21B中的E7和E7’)。在此情況下，將切換信號VSW激活到邏輯狀態(tài)“高”，使得第一公共位線BLc1連接到第二公共位線BLc2。將第一轉(zhuǎn)儲信號DUMP1激活到邏輯狀態(tài)“高”。
另外，在步驟S1580中，使用在步驟S1570中獲得的第二讀出端子NSEN2的電壓電平，將第二鎖存器數(shù)據(jù)DLT2從邏輯狀態(tài)“高”切換到邏輯狀態(tài)“低”(見圖21B的E8)。在此情況下，將反相輸入信號nDI激活到邏輯狀態(tài)“高”。
下面說明第二鎖存器數(shù)據(jù)DLT2的邏輯狀態(tài)在步驟S1580中的變化。當(dāng)?shù)诙鎯卧狹C2的閾值電壓低于第一參考電壓VR1(圖17的情況41、情況45和情況46)以及當(dāng)?shù)谝绘i存器數(shù)據(jù)DLT1處于邏輯狀態(tài)“高”(圖17的情況42)時，第二鎖存器數(shù)據(jù)DLT2從邏輯狀態(tài)“高”切換到邏輯狀態(tài)“低”。
在其余情況(圖17的情況43、情況44、情況47和情況48)下，第二鎖存器數(shù)據(jù)DLT2保持在邏輯狀態(tài)“高”。
接著，在步驟S1590中，將第二輸出控制信號DIO2生成為具有邏輯狀態(tài)“高”的脈沖，并且從半導(dǎo)體存儲器件讀取和輸出第二鎖存器數(shù)據(jù)DLT2的邏輯狀態(tài)，以標(biāo)識第二位BIT2(見圖21B的E9)。
典型地，將步驟S1590中具有邏輯狀態(tài)“高”的輸出數(shù)據(jù)解釋為指示第二位BIT2是“1”，而將步驟S1590中具有邏輯狀態(tài)“低”的輸出數(shù)據(jù)解釋為指示第二位BIT2是 “0”。
根據(jù)上述方法，通過單次讀取操作表示第二位BIT2。
圖22是示出上述讀取方法中的第三頁讀取步驟的流程圖。圖23是對應(yīng)于圖22的流程圖的數(shù)據(jù)流圖。在第三頁讀取步驟中，確定第一和第二存儲單元MC1和MC2的閾值電壓，以讀取第三位BIT3。
參考圖23，在步驟S1610中，將第一和第二鎖存器數(shù)據(jù)DLT1和DLT2設(shè)置為邏輯狀態(tài)“高”(見圖23的F1)。
接著，在步驟S1620中，在第一讀出端子NSEN1上反映相對于第二參考電壓VR2的、第一存儲單元MC1的閾值電壓，并且在第二讀出端子NSEN2上反映相對于第二參考電壓VR2的、第二存儲單元MC2的閾值電壓(見圖23的F2)。
在步驟S1630中，將第一和第二鎖存器控制信號LCH1和LCH2生成為具有邏輯狀態(tài)“高”的脈沖，并且將反相輸入信號nDI激活到邏輯狀態(tài)“高”。在此情況下，根據(jù)第一和第二讀出端子NSEN1和NSEN2的電壓電平，選擇性地將第一和第二鎖存器數(shù)據(jù)DLT1和DLT2從邏輯狀態(tài)“高”切換到邏輯狀態(tài)“低”(見圖23中的F3)。結(jié)果，在圖17中的情況42和情況46的情況下，第一鎖存器數(shù)據(jù)DLT1切換到邏輯狀態(tài)“低”。另外，在圖17的情況42、情況44和情況48的情況下，第二鎖存器數(shù)據(jù)DLT2切換到邏輯狀態(tài)“低”。
在步驟S1640中，將第一和第二讀出端子NSEN1和NSEN2預(yù)充電到電源電壓VDD。
在步驟S1650中，將第一轉(zhuǎn)儲信號DUMP1和切換信號VSW激活到邏輯狀態(tài)“高”，并且在第二讀出端子NSEN2上反映第一鎖存器數(shù)據(jù)DLT1。結(jié)果，在圖17的情況42和情況46的情況下，第二讀出端子NSEN2保持在電源電壓VDD。然而，在其余情況下，第二讀出端子NSEN2切換到接地電壓VSS。
接著，在步驟S1660中，將反相輸入信號nDI激活到邏輯狀態(tài)“高”，并基于在步驟S1650中獲得的第二讀出端子NSEN2的電壓電平，將第二鎖存器數(shù)據(jù)DLT2從邏輯狀態(tài)“高”切換到邏輯狀態(tài)“低”(見圖23的F4)。更具體地，當(dāng)?shù)谝缓偷诙鎯卧狹C1和MC2的閾值電壓高于第二參考電壓VR2(圖17的情況42、情況44、情況46和情況48)時，第二鎖存器數(shù)據(jù)DLT2從邏輯狀態(tài)“高”切換到邏輯狀態(tài)“低”。在其他情況(圖17的情況41、情況43、情況45和情況47)下，第二鎖存器數(shù)據(jù)DLT2保持邏輯狀態(tài)“高”。
在步驟S1670中，將第二輸出控制信號DIO2生成為具有邏輯狀態(tài)“高”的脈沖，并且從半導(dǎo)體存儲器件讀取和輸出第二鎖存器數(shù)據(jù)DLT2的邏輯狀態(tài)，作為第三位BIT3(見圖23的F7)。典型地，當(dāng)步驟S1670中的輸出數(shù)據(jù)具有邏輯狀態(tài)“高”時，第三位BIT3是“1”，而當(dāng)步驟S1670中的輸出數(shù)據(jù)具有邏輯狀態(tài)“低”時，第三位BIT3是“0”。
在上述方法中，可通過單次讀取操作來標(biāo)識第三位BIT3。
概言之，使用上述的用于非易失性半導(dǎo)體存儲器件的讀取方法，可使用單次數(shù)據(jù)輸出操作來標(biāo)識第一到第三位BIT1到BIT3的每一個。
如上所述，根據(jù)本發(fā)明的所選實施例的非易失性半導(dǎo)體存儲器件包括可被編程為三個閾值電壓電平的任一個的存儲單元、以及用于控制存儲單元的頁緩沖器。
上述3電平非易失性半導(dǎo)體存儲器件具有比2電平非易失性半導(dǎo)體存儲器件更高的集成度。此外，上述3電平非易失性半導(dǎo)體存儲器件傾向于具有比4電平非易失性半導(dǎo)體存儲器件更高的可靠性。
另外，在3電平非易失性半導(dǎo)體存儲器件中，在第一偶串和第二偶串對、和第一奇串和第二奇串對中分離地布置形成一對的第一和第二存儲單元。因此，在3電平非易失性半導(dǎo)體存儲器件中，當(dāng)選擇和驅(qū)動第一和第二偶串中的第一和第二存儲單元時，第一和第二奇位線用作屏蔽線。此外，當(dāng)選擇和驅(qū)動第一和第二偶串中的第一和第二存儲單元時，第一和第二偶位線用作屏蔽線。
如上所述，偶位線或奇位線用作屏蔽線，以防止噪聲和電容性耦合，由此改善非易失性半導(dǎo)體存儲器件的操作特性。
此外，可通過單次數(shù)據(jù)輸出操作來讀取在非易失性半導(dǎo)體存儲器件中存儲的第一到第三位的每一個。因此，可高效地操作該非易失性半導(dǎo)體存儲器件。
前述的示例實施例是教導(dǎo)示例。本領(lǐng)域技術(shù)人員將理解，可對示例實施例進(jìn)行各種形式和細(xì)節(jié)上的修改，而不會脫離如隨后的權(quán)利要求所限定的本發(fā)明的范圍。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲器件，包括存儲器陣列，包括分別連接到第一偶位線和第一奇位線的非易失性存儲單元的第一偶串和奇串、分別連接到第二偶位線和第二奇位線的非易失性存儲單元的第二偶串和奇串，其中，第一偶位線和第一奇位線在編程和讀取操作期間選擇性地連接到第一公共位線，并且其中，第二偶位線和第二奇位線在編程和讀取操作期間選擇性地連接到第二公共位線；頁緩沖器，通過第一和第二公共位線而耦合到存儲器陣列，并且被配置為驅(qū)動第一和第二公共位線，以將第一到第三位映射到形成對的第一和第二存儲單元的閾值電壓分布的電平；以及行譯碼器，被配置為控制存儲器陣列的所選擇的存儲單元的字線；其中，形成對的第一和第二存儲單元連接到相同字線，并且分別被布置在第一和第二偶串中，或分別布置在第一和第二奇串中。
2.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲器件，其中，所述頁緩沖器包括開關(guān)，用于控制第一公共位線與第二公共位線之間的連接；第一鎖存器塊，連接到第一公共位線，并被配置為存儲第一鎖存數(shù)據(jù)；以及第二鎖存器塊，連接到第二公共位線，并被配置為存儲第二鎖存數(shù)據(jù)。
3.如權(quán)利要求2所述的非易失性半導(dǎo)體存儲器件，其中所述第一鎖存器塊包括第一讀出端子，響應(yīng)于第一位線連接信號而連接到第一公共位線；第一鎖存器單元，用于存儲第一鎖存器數(shù)據(jù)，其中所述第一鎖存器單元適用于響應(yīng)于第一緩沖器選擇信號而將數(shù)據(jù)傳送到第一讀出端子；第一切換單元，被驅(qū)動來響應(yīng)于第一讀出端子的電壓電平而切換第一鎖存器數(shù)據(jù)；第一鎖存器控制單元，被驅(qū)動來設(shè)置和重置第一鎖存器數(shù)據(jù)；以及第一轉(zhuǎn)儲單元，被驅(qū)動來基于第一鎖存器數(shù)據(jù)而對第一讀出端子的電壓電平進(jìn)行放電。
4.如權(quán)利要求3所述的非易失性半導(dǎo)體存儲器件，其中所述第一鎖存器塊還包括第一輸出單元，被驅(qū)動來將第一鎖存器數(shù)據(jù)輸出到內(nèi)部數(shù)據(jù)線。
5.如權(quán)利要求4所述的非易失性半導(dǎo)體存儲器件，其中所述第一鎖存器塊還包括第一預(yù)充電單元，被驅(qū)動來對所述第一讀出端子進(jìn)行預(yù)充電。
6.如權(quán)利要求5所述的非易失性半導(dǎo)體存儲器件，其中所述第一鎖存器塊還包括第一位線連接單元，用于控制第一公共位線和所述第一讀出端子之間的電連接。
7.如權(quán)利要求3所述的非易失性半導(dǎo)體存儲器件，其中所述第二鎖存器塊包括第二讀出端子，響應(yīng)于第二位線連接信號而連接到第二公共位線；第二鎖存器單元，用于存儲第二鎖存器數(shù)據(jù)，其中所述第二鎖存器能夠響應(yīng)于第二緩沖器選擇信號而將數(shù)據(jù)傳送到第二讀出端子；第二切換單元，被驅(qū)動來響應(yīng)于第二讀出端子的電壓電平而切換第二鎖存器數(shù)據(jù)；第二鎖存器控制單元，被驅(qū)動來設(shè)置和重置第二鎖存器數(shù)據(jù)；以及第二轉(zhuǎn)儲單元，被驅(qū)動來基于第二鎖存器數(shù)據(jù)而對第二讀出端子的電壓電平進(jìn)行放電。
8.如權(quán)利要求7所述的非易失性半導(dǎo)體存儲器件，其中所述第二鎖存器塊還包括第二輸出單元，被驅(qū)動來將第二鎖存器數(shù)據(jù)輸出到內(nèi)部數(shù)據(jù)線。
9.如權(quán)利要求8所述的非易失性半導(dǎo)體存儲器件，其中所述第二鎖存器塊還包括第二預(yù)充電單元，被驅(qū)動來對第二讀出端子進(jìn)行預(yù)充電。
10.如權(quán)利要求9所述的非易失性半導(dǎo)體存儲器件，其中所述第二鎖存器塊還包括第二位線選擇單元，用于控制第二公共位線和第二讀出端子之間的電連接。
11.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲器件，其中所述非易失性半導(dǎo)體存儲器件是NAND型存儲器件。
12.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲器件，其中所述第一和第二存儲單元是3電平非易失性存儲單元。
13.一種操作非易失性半導(dǎo)體存儲器件的方法，該非易失性半導(dǎo)體存儲器件包括分別連接到第一偶位線和第一奇位線的存儲單元的第一偶串和奇串，和分別連接到第二偶位線和第二奇位線的存儲單元的第二偶串和奇串，其中第一偶位線和第一奇位線在數(shù)據(jù)編程和讀取操作期間選擇性地連接到第一公共位線，并且第二偶位線和第二奇位線在數(shù)據(jù)編程和讀取操作期間選擇性地連接到第二公共位線，該方法包括基于第一和第二位來主要地控制第一和第二存儲單元的閾值電壓；以及在主要地控制第一和第二存儲單元的閾值電壓之后，基于第三位來次要地控制第一和第二存儲單元的閾值電壓，其中所述第一和第二存儲單元連接到相同字線，并且被分別布置在第一和第二偶串中，或分別布置在第一和第二奇串中。
14.如權(quán)利要求13所述的方法，其中，在已主要地控制了第一和第二存儲單元之后，基于第一和第二存儲單元的閾值電壓來次要地控制第一和第二存儲單元的閾值電壓。
15.如權(quán)利要求13所述的方法，其中所述非易失性半導(dǎo)體存儲器件是NAND型非易失性半導(dǎo)體存儲器件。
16.如權(quán)利要求13所述的方法，其中所述第一和第二存儲單元是3電平非易失性存儲單元。
17.一種操作非易失性半導(dǎo)體存儲器件的方法，該非易失性半導(dǎo)體存儲器件包括分別連接到第一偶位線和第一奇位線的存儲單元的第一偶串和奇串、分別連接到第二偶位線和第二奇位線的存儲單元的第二偶串和奇串，其中第一偶位線和第一奇位線在數(shù)據(jù)編程和讀取操作期間選擇性地連接到第一公共位線，并且第二偶位線和第二奇位線在數(shù)據(jù)編程和讀取操作期間選擇性地連接到第二公共位線，該方法包括(a)通過相應(yīng)的第一和第二公共位線，檢測相對于第二參考電壓的、第一和第二存儲單元的閾值電壓的電平；(b)在(a)期間，基于第一和第二公共位線的相應(yīng)電壓電平來切換第一和第二鎖存器數(shù)據(jù)；(c)在第二公共位線上，反映相對于第一參考電壓的、第一或第二存儲單元的閾值電壓的電平，以及第一鎖存器數(shù)據(jù)的電壓電平；以及(d)在(c)期間，基于第二公共位線的電壓電平而切換第二鎖存器數(shù)據(jù)；其中所述第一和第二存儲單元由相同字線控制，并且被分別布置在第一和第二偶串中，或分別布置在第一和第二奇串中。
18.如權(quán)利要求17所述的方法，其中所述第二參考電壓高于第一參考電壓。
19.如權(quán)利要求17所述的方法，其中所述非易失性半導(dǎo)體存儲器件是NAND型非易失性半導(dǎo)體存儲器件。
20.如權(quán)利要求17所述的方法，其中所述第一和第二存儲單元是3電平非易失性存儲單元。
21.一種操作非易失性半導(dǎo)體存儲器件的方法，該非易失性半導(dǎo)體存儲器件包括分別連接到第一偶位線和第一奇位線的存儲單元的第一偶串和奇串、分別連接到第二偶位線和第二奇位線的存儲單元的第二偶串和奇串，其中第一偶位線和第一奇位線在數(shù)據(jù)編程和讀取操作期間選擇性地連接到第一公共位線，并且第二偶位線和第二奇位線在數(shù)據(jù)編程和讀取操作期間選擇性地連接到第二公共位線，該方法包括(a)通過相應(yīng)的第一和第二公共位線，檢測相對于預(yù)定參考電壓的、第一和第二存儲單元的閾值電壓的電平；(b)根據(jù)通過(a)獲得的第一和第二公共位線的相應(yīng)電壓電平，切換第一和第二鎖存器數(shù)據(jù)；(c)在第二公共位線上反映第一鎖存器數(shù)據(jù)的電壓電平；以及(d)根據(jù)通過(c)獲得的第二公共位線的電壓電平，切換第二鎖存器數(shù)據(jù)，其中所述第一和第二存儲單元由相同字線控制，并且被分別布置在第一和第二偶串中，或分別布置在第一和第二奇串中。
22.如權(quán)利要求21所述的方法，其中所述非易失性半導(dǎo)體存儲器件是NAND型非易失性半導(dǎo)體存儲器件。
23.如權(quán)利要求21所述的方法，其中所述第一和第二存儲單元是3電平非易失性存儲單元。
全文摘要
一種非易失性半導(dǎo)體存儲器件，包括3電平非易失性存儲單元的存儲器陣列。所述存儲器陣列包括分別連接到第一偶位線和第一奇位線的存儲單元的第一偶串和奇串，和分別連接到第二偶位線和第二奇位線的存儲單元的第二偶串和奇串。第一偶位線和第一奇位線在數(shù)據(jù)編程和讀取操作期間選擇性地連接到第一公共位線，并且第二偶位線和第二奇位線在數(shù)據(jù)編程和讀取操作期間選擇性地連接到第二公共位線。該器件使用對應(yīng)于3電平非易失性存儲單元的3個閾值電壓分布的數(shù)據(jù)的3個位來編程和讀取存儲單元對中的數(shù)據(jù)。
文檔編號G11C16/08GK101013598SQ20071000794
公開日2007年8月8日 申請日期2007年2月1日 優(yōu)先權(quán)日2006年2月1日
發(fā)明者牟炫宣, 金鎬正 申請人:三星電子株式會社