具有對源極線偏置誤差的控制柵極補償?shù)姆且资源鎯ζ骷胺椒?

文檔序號：6776576閱讀：327來源：國知局

專利名稱：具有對源極線偏置誤差的控制柵極補償?shù)姆且资源鎯ζ骷胺椒?br> 技術領域：
大體來說，本發(fā)明涉及非易失性半導體存儲器，例如，電可擦除可編程只讀存儲器(EEPROM)及快閃EEPROM,且具體來說，本發(fā)明涉及具有經改進感測電路的非易失性存儲器，所述經改進感測電路可針對由于接地回路中的有限電阻而引起的源極偏置誤差補償以施加控制柵極電壓。
背景技術：
最近，具有電荷非易失性存儲能力的固態(tài)存儲器，尤其封裝成小波形因子卡的 EEPROM及快閃EEPROM形式的固態(tài)存儲器，己成為各種移動及手持裝置、尤其是信息用具和消費電子產品中的首選存儲器。與同樣為固態(tài)存儲器的RAM (隨機存取存儲器)不同，快閃存儲器具有非易失性，即使在電源關閉的后也能保留其存儲的數(shù)據。
快閃存儲器盡管成本較高，但目前卻越來越多地應用于大容量存儲應用中?；谛D 磁性媒體的常規(guī)大容量存儲器裝置，例如硬盤驅動器及軟盤，不適用于移動及手持環(huán) 境。原因在于磁盤驅動器通常較為笨重，易于發(fā)生機械故障，且具有高的延時和高功率需求。這些不受歡迎的特性使得基于磁盤的存儲器不適用于大多數(shù)移動及便攜式應用。相反，快閃存儲器，無論是嵌入式還是可抽換卡的形式，均可理想地適用于移動及手持環(huán)境，因為其具有尺寸小、功率消耗低、速度高及可靠性高的特點。
EEPROM及電可編程只讀存儲器(EPROM)為非易失性存儲器，可對其進行擦除并將新數(shù)據寫入或"編程"至其存儲器單元內。二者均利用位于場效晶體管結構中的浮動(未連接的)導電柵極，所述浮動導電柵極定位于半導體襯底的溝道區(qū)上方、源極區(qū)與漏極區(qū)之間。然后，在所述浮動柵極上方設置有控制柵極。晶體管的閾值電壓特性受控于所述浮動柵極上所保持的電荷量。也即，對于浮動柵極上既定的電荷水平，必須在所述晶體管導通之前向控制柵極施加對應的電壓(閾值)，才能使其源極區(qū) 與漏極區(qū)之間得以導電。
浮動柵極可保持一個電荷范圍，因此可將其編程至任一閾值電壓窗口內的閾值電壓水平。閾值電壓窗口的大小是由所述裝置的最低及最高閾值水平來定界，而所述裝置的最低及最高閾值水平又對應于可編程至浮動柵極上的電荷范圍。閾值值窗口通常取決于存儲器裝置的特性、工作條件及歷史。原則上，所述窗口內每一不同的可解析的閾值電壓水平范圍均可用于指定所述單元的一個確定存儲器狀態(tài)。
用作存儲器單元的晶體管通常通過兩種機理的其中一種編程至"已編程"狀態(tài)。在"熱電子注入"中，施加至漏極的高電壓會使電子加速穿過襯底溝道區(qū)。同時，施加至控制柵極的高電壓會通過薄柵極介電層將熱電子拉到浮動柵極上。在"隧穿注入" 中，則是相對于襯底對控制柵極施加高電壓。以次方式，可將電子從所述襯底拉到介入浮動柵極。
存儲器裝置可通過多種機理來擦除。對于EPROM，可通過紫外線輻射從浮動柵
極去除電荷，來整體擦除存儲器。對于EEPROM，可通過相對于控制柵極對襯底施加高電壓以誘使浮動柵極中的電子隧穿薄氧化層到達襯底溝道區(qū)(即Fowler-Nordheim 隧穿)，來電擦除存儲器單元。通常，可逐個字節(jié)地擦除EEPROM。對于快閃EEPROM，可一次電擦除整個存儲器或每次電擦除一個或多個塊，其中一個塊可由512個或更多存儲字節(jié)組成。
非易失性存儲器單元的實例
存儲器裝置通常包含一個或多個可安裝在一個卡上的存儲器芯片。每一存儲器芯片包含由例如解碼器和擦除、寫入和讀取電路等周邊電路支持的存儲器單元陣列。更為復雜的存儲器裝置還帶有控制器，所述控制器執(zhí)行智能和更高階的存儲器操作及介接。目前有許多種在商業(yè)上很成功的非易失性固態(tài)存儲器裝置可供使用。所述存儲器裝置可采用不同類型的存儲器單元，其中每一類型存儲器單元均具有一個或多個電荷存儲器元件。
圖1A-1E示意性圖解說明非易失性存儲器單元的不同實例。
圖1A示意性地圖解說明非易失性存儲器，其為具有用于存儲電荷的浮動柵極的 EEPROM單元的形式。電可擦除可編程只讀存儲器(EEPROM)具有與EPROM類似的結構，但其另外還提供一種通過施加適當電壓就可從其浮動柵極電加載及去除電荷而無需曝光至紫外線輻射的機理。這些單元的實例及其制造方法在第5,595,924號美國專利中給出。
圖1B示意性地圖解說明具有選擇柵極及控制或引導柵極二者的快閃EEPROM單元。存儲器單元IO具有位于源極擴散區(qū)14與漏極擴散區(qū)16之間的"分裂溝道"12。一個單元實際上由兩個串聯(lián)的晶體管Tl及T2形成。Tl用作具有浮動柵極20及控制柵極30的存儲器晶體管。所述浮動柵極能夠存儲可選擇量的電荷?？闪鹘洔系赖腡l 部分的電流量取決于控制柵極30上的電壓及駐留在介入浮動柵極20上的電荷量。T2 用作具有選擇柵極40的選擇晶體管。當選擇柵極40處的電壓使T2導通時，其會允許溝道的T1部分中的電流流過源極與漏極之間。選擇晶體管提供沿源極-漏極溝道的開關，所述開關獨立于控制柵極處的電壓。其一個優(yōu)點在于其可用于關斷那些因其浮動柵極處的電荷耗盡(正)而在零控制柵極電壓下仍然導通的單元。另一優(yōu)點在于，其使源極側注入編程更易于實施。
分裂溝道存儲器單元的一個簡單實施例是選擇柵極和控制柵極連接至同一字線，如圖1B中的虛線所示意性顯示。這是通過將電荷存儲元件(浮動柵極)定位在溝道的一部分上方、并將控制柵極結構(其為字線的部分)定位在另一溝道部分上方及電
荷存儲元件上方來實現(xiàn)。這可有效地形成具有兩個串行晶體管的單元，其中一個晶體管(存儲器晶體管)使用所述電荷存儲元件上的電荷量與所述字線上的電壓的組合來控制可流經其溝道部分的電流量，另一晶體管(選擇晶體管)則僅具有字線用作其柵極。這些單元的實例、其在存儲系統(tǒng)中的應用及其制造方法在第5,070,032 、 5,095,344、 5,315,541、 5,343,063及5，661，053號美國專利中給出。
圖IB所示分裂溝道單元的更佳實施例是選擇柵極與控制柵極相互獨立，而不通過其間的虛線相連。一個實施方案是將單元陣列中一列控制柵極連接至垂直于字線的控制(或引導)線。其作用是在讀取或編程選定單元時使字線無需同時執(zhí)行兩個功能。
這兩種功能是(1)用作選擇晶體管的柵極，因此需要適當?shù)碾妷簛韺ɑ蜿P斷選擇
晶體管，及(2)通過耦合在字線與電荷存儲元件之間的電場(電容性)將電荷存儲元
件的電壓驅動至所期望的水平。通常難以通過單個電壓以最佳方式同時執(zhí)行所述兩種功能。通過分別控制控制柵極和選擇柵極，字線只需執(zhí)行功能(1)，而由附加的控制
線執(zhí)行功能(2)。此種能力能夠實現(xiàn)其中編程電壓適合于目標數(shù)據的更高性能編程操作的設計。獨立控制(或引導)柵極在快閃EEPROM陣列中的應用闡述于(例如)第 5,313,421號及笫6,222,762號美國專利中。
圖1C示意性地圖解說明另一具有雙浮動柵極及獨立選擇柵極和控制柵極的快閃 EEPROM單元。存儲器單元10類似于圖1B所示存儲器單元，只是其實際上具有三個串聯(lián)晶體管。在所述類型單元中，其源極擴散區(qū)與漏極擴散區(qū)之間的溝道上方包含兩個存儲元件(亦即，T1-左和Tl-右)，其間為選擇晶體管T2。所述存儲器晶體管分別具有浮動柵極20和20'、及控制柵極30和30'。選擇晶體管T2是由選擇柵極40來控制。在任一時刻，僅對該對存儲器晶體管其中一個進行讀取或寫入存取。在存取存儲器單元Tl-左時，T2及Tl-右二者均導通，以允許溝道的Tl-左部分中的電流流過源極與漏極之間。類似地，在存取存儲器單元Tl-右時，T2及Tl-左導通。擦除是通過以下方式實現(xiàn)使選擇柵極多晶硅的一部分緊貼浮動柵極，并施加顯著的正電壓(例如， 20V)至選擇柵極，以使存儲在浮動柵極內的電子可隧穿至所述選擇柵極多晶硅。
圖1D示意性地圖解說明一組組織成NAND鏈的存儲器單元。NAND鏈50由一系列以其源極及漏極菊花鏈接在一起的存儲器晶體管M1，M2，…Mn (n=4、 8、 16或更高)組成。一對選擇晶體管S1、 S2經由NAND鏈的源極端子54和漏極端子56來控制所述存儲器晶體管鏈與外部的連接。在存儲器陣列中，當源極選擇晶體管S1導通時，源極端子耦合至源極線。類似地，當漏極選擇晶體管S2導通時，NAND鏈的漏極端子耦合至存儲器陣列的位線。所述鏈中的每一存儲器晶體管均具有一電荷存4諸元件以存儲既定量的電荷，從而表示指定的存儲器狀態(tài)。每一存儲器晶體管的控制柵極均提供對讀取和寫入操作的控制。選擇晶體管Sl、 S2中的每一者的控制柵極分別通過其源極端子54及漏極端子56控制對NAND鏈的存取。
當在編程期間讀取及驗證NAND鏈內經尋址的存儲器晶體管時，將為其控制柵極提供適當?shù)碾妷?。同時，通過在控制柵極上施加充足的電壓，使NAND鏈50內其
余非尋址存儲器晶體管完全導通。以此方式，可有效地建立從各存儲器晶體管的源極到所述NAND鏈的源極端子54的導電路徑，且可同樣建立從各自存儲器晶體管的漏極到所述鏈的漏極端子56的導電路徑。具有此種NAND鏈結構的存儲器裝置闡述于第5，570，315、 5,903,495及6,046,935號美國專利中。
圖1E示意性圖解說明具有用于存儲電荷的介電層的非易失性存儲器。作為早先所述的導電浮動柵極元件的替代，其中使用了介電層。此類利用介電存儲元件的存儲器裝置己由Eitan等人闡述于""NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell "(正EE電子裝置通訊(IEEE Electron Device Letters),第21巻，第11 號，2000年11月，第543-545頁)中。.ONO介電層延伸跨越源極與漏極擴散區(qū)之間的溝道。一個數(shù)據位的電荷集中在毗鄰漏極的介電層中，另一數(shù)據位的電荷則集中在毗鄰源極的介電層中。例如，第5,768,192和6,011,725號美國專利揭示一種具有夾于兩層二氧化硅之間的俘獲介電層的非易失性存儲器單元。多狀態(tài)數(shù)據存儲是通過分別
讀取介電層內各個在空間上分離的電荷存儲區(qū)域的二進制狀態(tài)來實施。存儲器陣列
存儲器裝置通常由存儲器單元二維陣列構成，其中存儲器單元呈行及列布置，且可通過字線和位線來尋址。所述陣列可根據NOR型或NAND型架構來形成。 NOR陣列
圖2圖解說明存儲器單元NOR陣列的實例。具有NOR型架構的存儲器裝置是使用圖IB或圖1C所示類型的單元來實施。每行存儲器單元均通過其源極及漏極以菊花鏈方式連接。所述設計有時稱為虛接地設計。每一存儲器單元10均具有源極14、漏極16、控制柵極30及選擇柵極40。一個行中各單元的選擇柵極連接至字線42。一個列中各單元的源極和漏極則分別連接至所選位線34和36。在某些其中存儲器單元的控制柵極和選擇柵極獨立受控的實施例中，引導線36還連接一個列中各單元的控制柵極。
許多快閃EEPROM裝置是由其中所形成的每一存儲器單元的控制柵極和選擇柵極均連接在一起的各存儲器單元實施而成。在此種情況下，不需要使用引導線，字線簡單地連接沿每一列的各單元的全部控制柵極和選擇柵極。第5,172,338號和第 5,418,752號美國專利中揭示了這些設計的實例。在這些設計中，字線實質上實施兩種功能行選擇以及為行中的所有單元供應控制柵極電壓來進行讀取或編程。
NAND陣歹j
圖3圖解說明諸如圖ID中所示的存儲器單元NAND陣列的一個實例。沿每一列 NAND鏈，均有位線耦合至每一NAND鏈的漏極端子56。沿每一列NAND鏈，均有一源極線可連接其所有源極端子54。沿一行中的各NAND鏈的控制柵極還連接至一系列對應的字線?？山浻上噙B的字線、以控制控制柵極上的適當電壓使所述選擇晶體管對導通(參見圖1D)來尋址一整行NAND鏈。當正讀取代表NAND鏈內存儲器單元的存儲器晶體管時，所述鏈中的其余存儲器晶體管經由其相關的字線強導通，因此
流經所述鏈的電流實質上取決于存儲于所讀取單元中的電荷水平。在第5,570,315、 5,774,397及6,046,935號美國專利中可找到NAND架構陣列的實例及其作為存儲系統(tǒng) 一部分的操作。塊擦除
將電荷存儲式存儲器裝置編程只會導致向其電荷存儲元件增加更多的電荷。因此，在編程操作之前，須去除(或擦除)電荷存儲元件中現(xiàn)有的電荷。設置擦除電路 (未圖示)可擦除一個或多個存儲器單元塊。當一同(即以快閃形式)電擦除整個單元陣列或所述陣列中相當多的單元群組時，非易失性存儲器(例如，EEPROM)即稱為"快閃"EEPROM。一旦得到擦除，就可進行重新編程所述單元群組?？梢煌脸?的所述單元群組可由一個或多個可尋址的可擦除單元組成。擦除單元或塊通常存儲一頁或多頁數(shù)據，頁是編程和讀取的單位，但在單次操作中可編程或讀取多于一頁。每一頁通常存儲一個或多個數(shù)據扇區(qū)，扇區(qū)的大小由主機系統(tǒng)界定。一個實例是此一扇區(qū)512個字節(jié)的使用者數(shù)據(遵循為盤驅動器所設立的標準)，加上一定數(shù)量的關于使用者數(shù)據及/或存儲使用者數(shù)據的塊的開銷信息字節(jié)。
讀取/寫入電路
在通常的雙狀態(tài)EEPROM單元中，至少建立一個電流斷點電平，以將導電窗口劃分成兩個區(qū)域。當通過施加預定固定電壓來讀取單元時，可通過與斷點電平(或基準電流IREF)進行比較將其源極/漏極電流解析成存儲器狀態(tài)。如果讀取電流高于所述斷點電平的電流，則將所述單元確定為處于一個邏輯狀態(tài)中(例如，"零"狀態(tài))。另一方面，如果所述電流低于斷點電平的電流，則可將所述單元確定為處于另一邏輯狀態(tài)(例如"1"狀態(tài))。因此，此種雙狀態(tài)單元可存儲一個位的數(shù)字信息。通常設置可在外部編程的基準電流源作為存儲器系統(tǒng)的一部分來產生斷點電平電流。
為提高存儲器容量，隨著半導體技術水平的進步，所制造快閃EEPROM裝置的密度愈來愈高。另一種提高存儲容量的方法是使每一存儲器單元存儲多于兩種狀態(tài)。
在多狀態(tài)或多階層的EEPROM存儲器單元中，以一個以上斷點將所述導電窗口劃分成兩個以上區(qū)域，以使每一單元能夠存儲一個位以上的數(shù)據。因此，既定EEPROM 陣列所能存儲的信息會隨著每一單元所能存儲的狀態(tài)數(shù)量的增多而增多。在第 5,172,338號美國專利中闡述了具有多狀態(tài)或多階層存儲器單元的EEPROM或快閃 EEPROM 。
實際上，通常通過在施加基準電壓至控制柵極時，感測所述單元的源電極和漏電極兩側的導通電流來感測所述單元的存儲器狀態(tài)。因此，對于單元浮動柵極上的每一既定電荷量，均可檢測到與固定的基準控制柵極電壓對應的導通電流。類似地，可編程至浮動柵極上的電荷范圍會界定對應的閾值電壓窗口或對應的導通電流窗口。
作為另一選擇，并非檢測所劃分電流窗口中的導通電流，而是可在控制柵極處為既定的受試存儲器狀態(tài)設定閾值電壓，然后檢測導通電流低于還是高于閾值電流。在一個實施方案中，通過檢查放電通過位線電容的導通電流的速率來檢測相對于閾值電
流的導通電流。
圖4針對在任一時刻浮動柵極可選擇性存儲的四種不同電荷量Q1-Q4來圖解說明源極-漏極電流Io與控制柵極電壓Vo3之間的關系。這四條lD-Vcc實線曲線代表可編程在存儲器單元的浮動柵極上的四個可能的電荷水平，其分別對應于四個可能的存儲器狀態(tài)。例如，一個單元群體的閾值電壓窗口可介于0.5V至3.5V之間。通過以均為 0.5V的間隔將閾值值窗口劃分為5個區(qū)域，可對6個存儲器狀態(tài)進行分界。例如，如果如所示使用2pA的IREF，則可將以Ql編程的單元視為處于存儲器狀態(tài)"1",因為其曲線在由VCG=0.5V和VCG=1.0V所分界的閾值窗口區(qū)域內與I虹f相交。類似地，Q4 處于存儲器狀態(tài)"5"。
由以上描述可以看出，使存儲器單元存儲的狀態(tài)愈多，其閾值值窗口劃分得愈精細。此將需要更高的編程及讀取操作精度，以便能夠實現(xiàn)所要求的解析度。
在第4，357，685號美國專利中揭示一種編程雙狀態(tài)EPROM的方法，其中在將單元編程至既定狀態(tài)時，其會經受連續(xù)的編程電壓脈沖，其中每次向浮動柵極增加遞增電荷量。在脈沖之間，讀回或驗證所述單元以確定其相對于斷點電平的源極-漏極電流。當電流狀態(tài)經驗證達到期望狀態(tài)時，停止編程。所用編程脈沖串可具有遞增的周期和幅度。
先前技術的編程電路僅施加編程脈沖以從已擦除狀態(tài)或接地狀態(tài)步進穿過閾值值窗口直至到達目標狀態(tài)。實際上，為實現(xiàn)充分的解析度，所劃分或分界的每一區(qū)域均將至少需要穿越約5個編程步驟。所述性能對于雙狀態(tài)存儲器單元而言可以接受。然而，對于多狀態(tài)單元，所需的分步數(shù)量隨著分區(qū)數(shù)量而增加，因此，必須提高編程精度或解析度。例如，16狀態(tài)的單元可能平均需要至少40個編程脈沖才能編程至目標狀態(tài)。
圖5示意性圖解說明具有典型布局的存儲器陣列100的存儲器裝置，其可由讀取 /寫入電路170經由行解碼器130及列解碼器160來存取。如結合圖2和圖3所闡述，存儲器陣列100中存儲器單元的存儲器晶體管可通過一組所選字線及位線來尋址。行解碼器130選擇一個或多個字線，行解碼器160則選擇一個或多個位線，以向所尋址的存儲器晶體管的相應柵極施加適當?shù)碾妷?。提供讀取/寫入電路170來讀取或寫入(編程)所尋址的存儲器晶體管的存儲器狀態(tài)。讀取/寫入電路170包含若干可經由位線連
接至所述陣列中的存儲元件的讀取/寫入模塊。影響讀取/寫入性能及精度的因素
為提高讀取和編程性能，并行讀取或編程一陣列中的多個電荷存儲元件或存儲器晶體管。因此，一同讀取或編程存儲元件的邏輯"頁"。在現(xiàn)有存儲器架構中，一行通常包含數(shù)個交錯的頁。一頁中的所有存儲元件將被一同讀取或編程。列解碼器將選擇性地將每一交錯的頁連接至對應數(shù)量的讀取/寫入模塊。例如，在一實施方案中，將存儲器陣列設計為具有532字節(jié)(512字節(jié)加上20字節(jié)的開銷)的頁尺寸。如果每列包含一個漏極位線且每列有兩個交錯的頁，則共計8512列，其中每一頁均與4256個列
相關聯(lián)。此時，可連接4256個感測模塊來并行讀取或寫入所有的偶數(shù)位線或奇數(shù)位線。以次方式，可從所述存儲元件頁讀取或向所述存儲元件頁中編程由4256個位(即，532 個字節(jié))的并行數(shù)據組成的頁。形成讀取/寫入電路170的讀取/寫入模塊可布置成各種不同的架構。
如前文所述，常規(guī)的存儲器裝置是通過以大規(guī)模并行方式對所有偶數(shù)或所有奇數(shù) 位線同時進行操作來改進讀取/寫入操作。此種一列由兩個交錯頁構成的"交替位線" 架構將有助于緩解安裝讀取/寫入電路塊的問題。其也取決于控制位線-位線電容性耦合這一考慮因素。塊解碼器用于將該組讀取/寫入模塊多路復用至偶數(shù)頁或奇數(shù)頁。以此方式，每當正讀取或編程一組位線時，所述交錯的組均可接地，以使緊鄰耦合最小化。
然而，此種交錯頁架構至少有三個方面的缺點。首先，其需要額外的多路復用電路。第二，其性能較慢。為完成對通過字線相連的或連接在一行中的各存儲器單元的
讀取或編程，需要兩個讀取或兩個程序操作。第三，其在解決其他干擾影響方面也并非最佳，例如，當在不同時刻編程兩個處于浮動柵極電平的相鄰電荷存儲元件(例如，分別在奇數(shù)頁和偶數(shù)頁中)時，所述兩個相鄰電荷存儲元件之間的場耦合。
第2004-0057318-A1號美國專利公開案揭示一種允許并行地感測多個鄰接存儲器單元的存儲器裝置及其方法。例如，將共享相同字線的沿一行的所有存儲器單元作為一頁來一同讀取或編程。此種"全部位線"架構為"交替位線"架構的性能的兩倍，同時使由鄰近干擾影響所致的錯誤最小化。然而，感測所有位線確實會因由相鄰位線的互電容所感應的電流而在相鄰位線之間引起串擾問題。此可通過在感測每一相鄰位線對的導通電流時使其之間的電壓差基本與時間無關來解決。當施加所述條件時，所有因不同位線的電容而引起的位移電流均會下降，因為其均取決于隨時間變化的電壓差。耦合至每一位線的感測電路均在所述位線上具有電壓箝位電路，以使任一對相鄰的所連接位線上的電位差均與時間無關。由于位線電壓被箝位，因而不能應用感測因位線電容而引起的放電的常規(guī)方法。而是，所述感測電路及方法允許通過記錄存儲器單元的導通電流獨立于位線對既定電容器放電或充電的速率來確定所述存儲器單元的導通電流。此將使感測電路與存儲器陣列的架構無關(即與位線電容無關)。尤其是，其允許在感測期間箝位位線電壓，由此防止位線串擾。
如前文所述，常規(guī)的存儲器裝置是通過以大規(guī)模并行方式來操作從而改善讀取/ 寫入操作。此種方法改善了性能，但是對讀取和寫入操作的精度的確有影響。
一個問題是源極線的偏置誤差。此對于其中將大量存儲器單元的源極在一條源極線中一同連接接地的存儲器架構尤為尖銳。對這些具有共用源極的存儲器單元的并行讀取會致使一個顯著的電流流經所述源極線。由于所述源極線中的非零電阻，此又會導致在真地與每一存儲器單元源電極之間存在顯著的電位差。在感測期間，供應至每一存儲器單元的控制柵極上的閾值電壓以其源電極為基準，而系統(tǒng)電源以真地為基準。
因此，由于源極線偏置誤差的存在，感測可能會變得不精確。
第2004-0057318-A1號美國專利公開案揭示一種允許并行地感測多個鄰接存儲器單元的存儲器裝置及其方法?？赏ㄟ^具有多次通過式感測特性和技術的讀取/寫入電路來實現(xiàn)源極線偏置的降低。當并行感測存儲器單元頁時，每一通過均有助于識別并關斷那些導電電流高于既定分界電流值的存儲器單元。所識別出的存儲器單元是通過將其相關聯(lián)位線拉至地電平而關斷。換句話說，識別那些具有較高導電電流且與當前感測不相關的單元，且在讀取所述電流感測實際數(shù)據之前關斷其電流。
因此，普遍需要一種功率消耗得到降低的高性能、高容量非易失性存儲器。具體來說，需要一種具有增強的讀取及編程性能且功率有效的緊湊非易失性存儲器。

發(fā)明內容
可通過使大頁的讀取/寫入電路并行地讀取和寫入對應的存儲器單元頁來滿足上述對高容量、高性能非易失性存儲器裝置的需求。具體來說，高密度芯片集成中所固有的可在讀取和編程中引入誤差的干擾噪聲影響可得到消除或最小化。
源極線偏置是一種由讀取/寫入電路的接地環(huán)路中的非零電阻引入的誤差。所述誤差是在電流流動時由源極到芯片接地路徑的電阻兩側的電壓降而造成。
根據本發(fā)明一個方面，當并行感測一頁存儲器單元且其源極耦合在一起以在聚集存取節(jié)點處接收單元源極信號時，供應至位線的操作電壓與所述聚集存取節(jié)點而并非與芯片接地具有相同的基準點。以此方式，所述聚集存取節(jié)點與所述芯片接地之間的任何源極偏置差將得到追蹤并在字線電壓中得到補償。
根據本發(fā)明另一方面，當并行感測一頁存取器單元且其源極耦合至同一頁源極線時，供應至所述字線的操作電壓是以所述頁源極線的存取節(jié)點而并非以所述芯片接地為基準。以此方式，從所述頁存取節(jié)點到所述芯片接地的任何源極偏置差將得到追蹤且在所供應的字線電壓中得到補償。
在追蹤及補償所述源極偏置的一個優(yōu)選電壓控制電路中，所述電壓控制電路的基礎電壓是以所述聚集存取節(jié)點或所述頁存取節(jié)點為基準。其輸出電壓是由可調節(jié)電阻器兩側的基準電流I!^來產生。使用共射-共基電流鏡電路730來保持Ikef恒定在VBIjC 范圍內。
在追蹤及補償源極偏置的另一優(yōu)選電壓控制電路中，所述電壓控制電路的基礎電壓是以所述聚集存取節(jié)點或所述頁存取節(jié)點為基準。所述控制電路將分壓器用于基準電壓以獲得所期望的輸出電壓。調整輸出驅動器在使其輸出電平由DAC受控分壓器 840控制以產生經編程輸出電壓之前會驅動所述基準電壓。
根據下文對本發(fā)明優(yōu)選實施例的說明，將了解本發(fā)明的額外特征和優(yōu)點，下文說明應結合附圖來閱讀。

圖1A-1E示意性圖解說明非易失性存儲器單元的不同實例。圖2圖解說明存儲器單元NOR陣列的實例。
圖3圖解說明諸如圖ID中所示存儲器單元的NAND陣列的一個實例。
圖4針對在任一時刻浮動柵極可存儲的四個不同電荷量Ql-Q4來圖解說明源極-漏極電流與控制柵極電壓之間的關系；
圖5示意性圖解說明存儲器陣列的典型布置，所述存儲器陣列可由讀取/寫入電路經由行解碼器及列解碼器來存?。?br> 圖6A示意性圖解說明具有一排讀取/寫入電路的緊湊存儲器裝置，其可提供實施本發(fā)明的環(huán)境。
圖6B圖解說明圖6A中所示緊湊存儲器裝置的優(yōu)選布置。
圖7A圖解說明其中位線電壓控制、字線電壓控制及源極電壓控制都是以IC存儲芯片的相同接地為基準的常規(guī)布置。
圖7B圖解說明存儲器單元柵極電壓及漏極電壓二者中由源極線電壓降所致的誤差。
圖8圖解說明4-狀態(tài)存儲器中一頁存儲器單元的實例性群體分布中的源極偏置誤差的影響。
圖9A圖解說明根據本發(fā)明一個優(yōu)選實施例的布置，其中通過在單元源極信號存取源極線的節(jié)點處具有一個基準點，對源極偏置位線電壓控制及/或字線電壓控制加以補償。
圖9B圖解說明根據本發(fā)明另一優(yōu)選實施例通過以頁源極線為基準而針對源極偏置對位線電壓控制及字線電壓控制加以補償。
圖10是圖9A及9B中所示的優(yōu)選感測模塊的示意圖，所述優(yōu)選感測模塊與追蹤位線電壓控制電路結合操作以提供針對源極偏置所補償?shù)奈痪€電壓。
圖11圖解說明圖9A及9B中所示追蹤位線電壓控制電路的優(yōu)選實施例。
圖12圖解說明圖9A及9B所示追蹤字線電壓控制電路的優(yōu)選實施例。
具體實施例方式
圖6A示意性圖解說明具有一排讀取/寫入電路的緊湊存儲器裝置，其可提供實施本發(fā)明的環(huán)境。所述存儲器裝置包含二維存儲器單元陣列300、控制電路系統(tǒng)310及讀取/寫入電路370?？捎勺志€經由行解碼器330及由位線經由列解碼器360來尋址存儲器陣列300。讀取/寫入電路370實施為一排感測模塊480，并可并行地讀取或編程存儲器單元塊(也稱作"頁")。在一個優(yōu)選實施例中，一頁是由一行鄰接的存儲器單元構成。在另一其中將一行存儲器單元劃分成多個塊或頁的實施例中，塊多路復用器 350經設置以將讀取/寫入電路370多路復用至各個塊。
控制電路系統(tǒng)310與讀取/寫入電路370配合，以對存儲陣列300實施存儲操作。
控制電路310包含狀態(tài)機312、單片地址解碼器314及功率控制模塊316。狀態(tài)機312 對存儲器操作提供芯片級控制。單片地址解碼器314在主機或存儲器控制器所用地址與解碼器330及370所用硬件地址之間提供地址接口。功率控制模塊316控制在存儲器操作期間供應至字線及位線的功率和電壓。
圖6B圖解說明圖6A所示緊湊存儲器裝置的優(yōu)選布置。各周邊電路對存儲器陣列300的存取是以對稱形式在所述陣列的對置側上實施，由此每側上的存取線和電路系統(tǒng)減半。因此，行解碼器分成行解碼器330A及330B，且列解碼器分成列解碼器360A 及360B。在其中將一行存儲器單元劃分成多個塊的實施例中，塊多路復用器350分成塊多路復用器350A及350B。類似地，讀取/寫入電路分成從陣列300底部連接至位線的讀取/寫入電路370A及從陣列300頂部連接至位線的讀取/寫入電路370B。以此方式，實質上將讀取/寫入模塊的密度且因此將該排感測模塊480的密度減半。
整排p個并行操作的感測模塊480使由沿一行的p個單元組成的塊(頁)能夠并行地讀取或編程。一個例示性存儲器陣列可具有p^512個字節(jié)(512X8個位)。在所述優(yōu)選實施例中，塊是一連串的整行存儲器單元。在另一實施例中，塊是所述行中的單元子集。例如，所述存儲器單元子集可為整行的一半或整行的四分之一。所述存儲器單元子集可為一連串鄰接的存儲器單元或彼此相隔一個存儲器單元，或者彼此相隔
預定數(shù)量個存儲器單元。每一感測模塊均包括用于感測存儲器單元導通電流的讀出放大器。優(yōu)選讀出放大器揭示于第2004-0109357-A1號美國專利公開案中，所述公開案的全部揭示內容以引用方式并入本文中。源極線誤差管理
在感測存儲器單元時，一個可能的問題是源極線偏置。當并行感測大量存儲器單元時，其組合電流可致使在具有有限電阻的接地環(huán)路中出現(xiàn)顯著的電壓降。這將形成源極線偏置，所述源極線偏置會在使用閾值電壓感測的感測操作中引起誤差。此外，如果所述單元靠近線性區(qū)域操作，則一旦在所述區(qū)域中時，導電電流對源極-漏極電壓敏感，且在所述偏置補償所述漏極電壓時，所述源極線偏置將會導致感測操作中的誤差。
圖7A圖解說明其中位線電壓控制、字線電壓控制及源極電壓控制都是以IC存儲芯片的相同接地為基準的常規(guī)布置。讀取/寫入電路370同時對一頁存儲器單元進行操作。各讀取/寫入電路中的每一感測模塊480均經由位線(例如，位線36)耦合至對應的單元。例如，感測模塊480感測存儲器單元10的導電電流"(源極-漏極電流)。所述導電電流從所述感測模塊流動穿過位線36進入存儲器單元10的漏極，并在穿過源極線34及加固源極線40之前從源極14流出，并然后經由源極控制電路400流到芯片接地401。源極線34通常將存儲器陣列中、在一頁中沿一行的存儲器單元的全部源極結合在一起。在集成電路芯片中，存儲器陣列中各個行的源極線34全部連接在一起作為連接至源極控制電路400的加固源極線40的多個支線。源極控制電路400具有下拉晶體管402，所述下拉晶體管受到控制以將加固源極線40下拉到芯片接地401，其最
終連接至存儲器芯片的外部接地墊(例如，Vss墊)。即便當使用金屬帶降低所述源極線的電阻時，非零電阻R會保留在存儲器單元的源電極與接地墊之間。通常，平均接地環(huán)路電阻R可高達50ohm。
對于正受到并行感測的整頁存儲器，流經加固源極線40的總電流為所有導電電流的和，即iT0T=i1+i2+"*+iP。通常，每一存儲器單元均具有取決于編程至其電荷存儲元件的電荷量的導電電流。對于所述存儲器單元的既定控制柵極電壓，較少的編程電荷將產生相對較高的導電電流(參見圖4)。當在存儲器單元的源電極與接地墊之間存在有限電阻時，電阻兩側的電壓降得出為Vdr。p~!ra7R。
例如，如果4,256條位線分別以1^A的電流同時放電，則源極線的電壓降將等于 4000條線XlinA/每條X50歐姆~0.2伏。這意味著并非處在接地電位，有效的源極現(xiàn) 在處在0.2伏處。由于位線電壓及字線電壓以相同的芯片接地401為基準，所以0.2 伏的源極線偏置將使有效的源極電壓及控制柵極電壓減少0.2伏。
圖7B圖解說明源極線電壓降所引起的存儲器單元閾值電壓電平的誤差。供應至存儲器單元10的控制柵極30的閾值電壓vt是相對于芯片接地401。然而，存儲器單元所承受的有效電壓vt為其控制柵極30與源極14之間的電壓差。在所供應的Vt與有效VT之間存在約為Vdrap的差值或A V(忽略從源極14到源極線的較小電壓降影響)。當感測存儲器單元的閾值電壓時，所述av或源極線偏置將會導致例如0.2伏的感測誤差。所述偏置不易消除，因為其具有數(shù)據相依性，即相依于所述頁存儲器單元的存儲器狀態(tài)。
圖7B還圖解說明源極線電壓降所引起的存儲器單元的漏極電壓電平誤差。施加至存儲器單元10的漏極16的漏極電壓是相對于芯片接地401。然而，所述存儲器單元所承受的有效漏極電壓Vds是其漏扱16與源極14之間的電壓差。所供應的Vds與有效V^之間存在約為A V的差。當在對VDs敏感的操作區(qū)域中感測所述存儲器單元時，這個AV或源極線偏壓將導致感測誤差。如上所述，所述偏壓不易于消除，因為其具有數(shù)據相依性，即相依于所述頁存儲器單元的存儲器狀態(tài)。
圖8圖解說明4-狀態(tài)存儲器中一頁存儲器單元的實例性群體分布中的源極偏壓誤
差的影響。每一存儲器狀態(tài)群集均在相互清楚地分開的導電電流IsD范圍內進行編程。
例如，斷點381為兩個群集之間的分界電流值，所述兩個群集分別代表存儲器狀態(tài)"l" 和"2"。 "2"存儲器狀態(tài)的必要條件是其具有小于斷點381的導電電流。如果沒有源極線偏壓，則關于所供應閾值電壓VT的群體分布將由實心曲線給出。然而，由于所述源極線偏置誤差，每一存儲器單元在其控制柵極處的實際閾值電壓會相對于接地從所供應的電壓減少AV (源極線偏置)。類似地，實際的漏極電壓會從供應電壓減少源極線偏置。
所述源極線偏置會導致所述分布(虛線)朝向較高的供應Vt移位從而形成所述實際電壓的不足。對于更高存儲器狀態(tài)(電流更低)，偏置將會更大。如果斷點381 設計用于沒有源極線誤差的情況，則源極線誤差的存在將使狀態(tài)"l"的具有導電電流的尾端的某些部分出現(xiàn)在非導通區(qū)域中，這意味著高于斷點381。這將致使某些"l" 狀態(tài)(導電更強)會被錯誤地界定為"2"狀態(tài)(導電更弱)。
源極線偏置的漏極補償
根據本發(fā)明一個方面，當并行感測一頁存儲器單元且其源極耦合在一起以在聚集存取節(jié)點處接收單元源極信號時，供應至位線的操作電壓與所述聚集存取節(jié)點而并非與芯片接地具有相同的基準點。以此方式，聚集存取節(jié)點與芯片接地之間的任何源極偏置差將得到追蹤且在所供應的位線電壓中得到補償。
通常，從每一存儲器單元到芯片接地的源極路徑會在某一范圍內變化，因為每一存儲器單元將具有通至芯片接地的不同網絡路徑。此外，每一存儲器單元的導電電流取決于編程至其內的數(shù)據。即使在一頁的存儲器電壓之間，也會存在某些源極偏置的變化。然而，當盡可能靠近存儲器電壓源極來取基準點時，至少可使所述誤差最小。
圖9A圖解說明根據本發(fā)明一個優(yōu)選實施例的布置，其中通過在單元源極信號存取源極線的節(jié)點處具有一個基準點來針對源極偏壓補償位線電壓控制及/或字線電壓控制。類似于圖7A，讀取/寫入電路370對一頁存儲器單元進行同時操作。各讀取/寫入電路中的每一感測模塊480均經由位線(例如，位線36)耦合至對應的單元。頁源極線34耦合至沿所述存儲器陣列中一行的所述頁中每一存儲器單元的源極。多個行的頁源極線耦合在一起，且經由聚集存取節(jié)點35耦合至源極控制電路400。源極控制電路400具有下拉晶體管402，所述下拉晶體管受到控制以通過由具有電阻Rs的加固源極線所形成的接地路徑將聚集存取節(jié)點35且因此將頁源極線34下拉到芯片接地401 。接地401最終連接至存儲器芯片的外部接地墊(例如，Vss墊)。因此，源極控制電路 400控制聚集存取節(jié)點35處的單元源極信號。由于所述有限電阻的接地路徑，所述單元源極信號并非處在OV而是具有A V,的源極偏壓。
實施為追蹤位線電壓箝位電路的位線電壓控制700經構建以補償數(shù)據相依的源極
偏置。這是通過在輸出端703內產生輸出電壓vblc來實現(xiàn)，所述輸出電壓Vbu;與聚
集存取節(jié)點35處(而非外部接地墊處)的單元源極信號以相同的點為基準。以此方式，可至少消除由于所述加固源極線的電阻Rs所引起的源極偏置。
根據本發(fā)明另一方面，當并行感測一頁存取器單元且其源極耦合至同一頁源極線時，供應至所述位線的操作電壓是以所述頁源極線的存取節(jié)點而并非以所述芯片接地為基準。以此方式，從所述存取節(jié)點到所述芯片接地的任何源極偏置差將得到追蹤并在所供應的位線電壓中得到補償。
圖9B圖解說明根據本發(fā)明另一優(yōu)選實施例通過以頁源極線為基準從而針對源極偏置補償位線電壓控制及字線電壓控制。
所述布置與圖9A的布置類似，除了位線電壓控制700及字線電壓控制800的基準點現(xiàn)在實質上是取在所選的頁源極線處。頁源極線多路復用器780用來選擇性地將所選頁源極線(其充當所述基準點)耦合至頁存取節(jié)點37。
實施為追蹤位線電壓箝位電路的位線電壓控制700經構建以補償數(shù)據相依的源極
偏置。這是通過在輸出端703中產生輸出電壓VB!x來實現(xiàn)，所述輸出電壓是頁源極線
34的存取節(jié)點38處(并非所述外部接地墊處)的電壓為基準。以此方式，由于所述基準點定位在存取節(jié)點37處(其對于所述頁而言是唯一的)，所以可以更好地糾正所述源極偏置。
圖10是圖9A及9B中所示的優(yōu)選感測模塊的示意圖，所述優(yōu)選感測模塊與追蹤位線電壓控制電路結合操作以提供針對源極偏壓所補償?shù)奈痪€電壓。在所示的實例中，感測模塊480經由所耦合的位線36來感測NAND鏈50中存儲器單元的導通電流。其具有可選擇性地耦合至位線的感測節(jié)點481、感測放大器600或讀出總線499。在開始時，隔離晶體管482在由信號BLS啟用時將位線36連接至感測節(jié)點48。感測放大器 600對感測節(jié)點481進行感測。所述感測放大器包括預充電/箝位電路640、單元電流鑒別器650及鎖存器660。
感測模塊480使得能夠感測NAND鏈中所選存儲器單元的導通電流。在所述存儲器單元的源極與漏極之間存在標稱電壓差時，所述導電電流為編程至所述存儲器單元內的電荷及所施加的VT (i)的函數(shù)。在感測之前，必須經由適當?shù)淖志€及位線來設定所選存儲器單元的柵極電壓。
所述預充電操作以未選定字線充電至電壓Vread開始，繼而針對所考慮的既定存儲器狀態(tài)將所選字線充電至預定閾值電壓VT(i)。
然后，預充電電路640將位線電壓帶至適合于感測的預定漏極電壓。此將誘使源極一漏極導通電流在NAND鏈50中的所選存儲器單元中流動，所述源極一漏極導通電流是經由所耦合的位線36從NAND鏈的通道檢測到。
當V"i)電壓穩(wěn)定時，可經由所耦合位線36感測到所選存儲器單元的導通電流或編程閾值電壓。然后，感測放大器600耦合至感測節(jié)點，以感測所述存儲器單元中的導通電流。單元電流鑒別器650用作電流電流鑒別器或比較器。其可有效地確定導通電流是高于還是低于既定的分界電流值I()(j)。如果其較高，將鎖存器660設為一個其中信號INV-1的預定狀態(tài)。
響應于鎖存器660將信號INV設定至HIGH (高)，激活下拉電路486。此會將感測節(jié)點481并由此將所連位線36下拉至接地電壓。無論控制柵極電壓如何，此均將禁止存儲器單元10中導通電流的流動，因為在其源極與漏極之間將不存在電壓差。
如圖9A及9B中所示，存在一頁正由對應數(shù)量的感測模塊480操作的存儲器單元。頁控制器498將控制及定時信號供應至每一感測模塊。頁控制器498使每一感測模塊480循環(huán)穿過預定的操作序列，且還在操作期間供應預定的分界電流值Io (j)。如在此項技術中眾所周知，還可將分界電流值實施為分界閾值電壓或時間周期以便進行感測。在最后一次通過之后，頁控制器498通過信號NCO來啟用傳輸閘488，以將感測節(jié)點481的狀態(tài)作為感測數(shù)據讀取到讀出總線499?？傊?，將從所有多次通過式模塊480讀出頁感測數(shù)據。類似的感測模塊已揭示于第11/015,199號美國專利申請案中，所述專利申請案由Cernea等人于2004年12月16日提出申請，其名稱為"用于
低電壓操作的改進存儲器感測電路及方法(IMPROVED MEMORY SENSING CIRCUIT AND METHOD FOR LOW VOLTAGE OPERATION)"。第11/015,199號美國
專利申請案的全部揭示內容以引用方式并入本文中。
感測模塊480包含恒壓電源且在感測期間使所述位線保持在恒定的電壓下以避免位線與位線的耦合。優(yōu)選地，這由位線電壓箝位電路610來實現(xiàn)。位線電壓箝位電路 610與位線36串聯(lián)的晶體管612 —同起到如同二極管箝位的作用。其柵極偏壓至等于
所期望位線電壓VBL的恒定電壓BLc，所述電壓VBL高于其閾值電壓VTN。以此方式，
其將所述位線與感測節(jié)點481隔離開并為所述位線設定恒定的電壓電平，例如，期望 Vm^0.4至0.7伏。通常，將所述位線電壓電平設定為如下的電平其低到足以避免長的預充電時間，而又高到足以避免大地噪聲及其它因素，例如，在其中Vdc高于0.2 伏的飽和區(qū)中操作。
因此，當以低V^操作(尤其是一個接近線性區(qū)的電壓)時，重要的是可精確地再現(xiàn)VBl，因為小的變化也可導致導電電流的顯著改變。這意味著必須精確地設定 VBLC = VBL +VTN從而使所述源極線偏置最小。
圖11圖解說明圖9A及9B中所示的追蹤位線電壓控制電路的優(yōu)選實施例。追蹤位線電壓控制電路700基本上是在輸出線703上提供輸出電壓VBLC。所述輸出電壓實質上是可調節(jié)電阻器R 720兩側的基準電流來產生。使用共射-共基電流鏡電路730來保持Ikef恒定在Vblc范園內。共射-共基電流鏡電路730具有兩個分支，其中第一分支由兩個串連成二極管的n-晶體管732、 734形成，而第二鏡像分支由兩個串連的其他n-晶體管736、 738形成。晶體管732及736的柵極互相連接，而晶體管734及738 的柵極互相連接。1^源連接至晶體管732的漏極，以使Iref向下流到第一分支且同祥鏡像到第二分支。V鵬H源連接至晶體管736的漏極。晶體管734及738的源極互相連接以形成基礎軌道701。
所述輸出電壓是從串連晶體管736與738之間的抽頭取出。如果基礎導軌701的電壓處在VI，則VBLC = V1+Vtn。這是因為晶體管734的漏極上的電壓為VI加上所述n-晶體管的閾值電壓，且相同的lREF會鏡像到所述第二分支中，從而導致晶體管738 的漏極上出現(xiàn)相同的電壓。
基礎導軌701處的電壓VI是由因電流2IREF在電阻器R 720兩側所造成的電壓降加上節(jié)點721處的基礎電壓來設定。節(jié)點721處的基礎電壓可由基礎電壓選擇器740 來進行選擇。當在晶體管742的柵極處斷定控制信號ConSL時，基礎電壓選擇器740 經由晶體管742選擇性地將節(jié)點721連接至聚集存取節(jié)點35 (參見圖9A)或連接至頁源極線的存取節(jié)點37 (參見圖9B)。作為另一選擇，當在晶體管720的柵極處斷定控制信號ConGND時，選擇器電路744經由晶體管854選擇性地將節(jié)點721連接至接地401。因此，可看出當斷定信號ConSL時，VI = AV1+2IREFR，且追蹤位線電壓控制電路的輸出，VBLC= AV1+2IrefR + Vtn。在對位線電壓箝位電路610 (參見圖10) 進行控制的情況下，選擇n-晶體管734從而與所述晶體管具有相同的VTN，從而形成位線電壓箝位電路610。然后，對電阻器R進行調節(jié)以通過2lREF來設定所期望的位線電壓VBL。通過以聚集存取節(jié)點35或頁存取節(jié)點37為基準，源極偏壓AV1中高于接地電位的有效部分將在VBlC中得到自動的補償。源極線偏置的控制柵極補償
根據本發(fā)明另一方面，當并行感測一頁存儲器單元且其源極耦合在一起以在聚集存取節(jié)點處接收單元源極信號時，供應至所述字線的操作電壓與所述聚集存取節(jié)點而并非與所述芯片接地具有相同的基準點。以此方式，所述聚集存取節(jié)點與所述芯片接地之間的任何源極偏置差將得到追蹤并在字線電壓中得到補償。
如圖9A中所示，實施為追蹤字線電壓箝位電路的字線電壓控制800經構建以補償數(shù)據相依的源極偏置。這是通過在輸出端803中產生與聚集節(jié)點35處而非外部接地
墊處的單元源極信號采用同一個點為基準的輸出電壓VwL來實現(xiàn)。以此方式，至少可
消除由于加固源極線(參見圖7A)的電阻所引起的源極偏置。
根據本發(fā)明另一方面，當并行感測一頁存儲器單元且其源極耦合至同一頁源極線時，供應至字線的操作電壓是以所述頁源極線的存取節(jié)點而并非所述芯片接地為基準。以此方式，從所述頁存取節(jié)點到所述芯片接地的任何源極偏置差將得到追蹤且在所供應的字線電壓中得到補償。
如圖9B中所示，實施為追蹤字線電壓箝位電路的字線電壓控制800經構建以補償數(shù)據相依的源極偏置。這是通過在輸出端803中產生與通至所選頁源極線的存取節(jié) 點38而非外部接地墊采用同一個點為基準的輸出電壓VwL來實現(xiàn)。以此方式，由于所述基準點定位在存取節(jié)點38處(其對于所述頁而言是特定的)，所以可以更好地糾正所述源極偏置。
圖12圖解說明圖9A及9B所示追蹤字線電壓控制電路的優(yōu)選實施例。追蹤字線電壓控制電路800本質上是對基準電壓使用分壓器以在輸出端803處獲得期望的輸出電壓VWL?；鶞孰妷篤咖是由VREF電路820來提供。VREF由調整輸出驅動器830來驅動。經驅動V^F的輸出電平由DAC受控的分壓器840來控制以在輸出端803處產
生經編程的Vwl。
經調整輸出驅動器830包括驅動來自比較器834的輸出的p晶體管832。 P-晶體管832的漏極連接至電壓源vhk5h，且其柵極由比較器834的輸出來控制。比較器834 在其"—"端子處接收vref，并將其與來自所述p-晶體管的源極的信號反饋進行比較。此外，電容器836用于使所述比較器的輸出與"+"端子AC耦合。如果p-晶體管832 的源極處的電壓小于V^f，則所述比較器的輸出為低，從而使p-晶體管832導通，此
導致所述源極處的電壓升高至Vj^f的電平。另一方面，如果其超過V^f，則所述比較
器的輸出將關斷p-晶體管832以實現(xiàn)調整，以使在分壓器840的兩側出現(xiàn)經驅動的調整Vkef。分壓器840由一系列電阻器形成；由諸如DAC1信號導通的晶體管(例如，晶體管844)可使任何兩個電阻器之間的每一抽頭切換至輸出端803。以此方式，通過選擇性地使輸出端803連接至分壓器內的抽頭，可獲得V^p中所期望的部分；亦即，
(n*r/rT0T) *VREF，其中n是所選r DAC設定的數(shù)目。
Vref且因此V機是以節(jié)點821為基準?；A電壓選擇器850可選擇節(jié)點821處的基礎電壓。當在晶體管742的柵極處斷定控制信號ConSL時，基礎電壓選擇器740經由晶體管742選擇性地將節(jié)點721連接至聚集存取節(jié)點35 (參見圖9A)或連接至頁源極線的頁存取節(jié)點37 (參見圖9B)。作為另一選擇，當在晶體管854的柵極處斷定控制信號ConGND時，選擇器電路850經由晶體管854選擇性地將節(jié)點821連接至接地401。因此，可看出當斷定信號ConSL時，節(jié)點821處將出現(xiàn)A1，其將變?yōu)閂ERF 電路820及電壓除法器840的基礎電壓。因此，追蹤字線電壓控制電路800的輸出將具有VWL= (n*r/rTOT) *VREF+A V!。通過以聚集存取節(jié)點35或頁存取節(jié)點37為基準，源極偏壓A V,中高出接地電位的有效部分將在Vwl中得到自動的補償。
作為另一選擇，可使用追蹤電壓控制電路800追蹤在控制位線電壓箝位電路610
(參見圖10)時所使用的Vbu:的源板偏置。本質上，對所述輸出電壓進行設定以提
雖然上文參照某些實施例對本發(fā)明的各種方面進行說明，但應了解，本發(fā)明享有在隨附權不il要求書整個范疇內得至iJ保護的權禾iJ 。
權利要求
1、一種在非易失性存儲器裝置中感測存儲器單元頁的方法，所述非易失性存儲器裝置具有擬并行感測的各個存儲器單元頁，每一存儲器單元具有源極、漏極、電荷存儲單元及控制柵極，所述控制柵極用于控制沿所述漏極及源極的導電電流，所述方法包括提供頁源極線；將所述頁的每一存儲器單元的所述源極耦合至所述頁源極線；將各個頁的所述頁源極線耦合至聚集節(jié)點以連接至源極電壓控制電路供用于感測操作；將所述頁的每一存儲器單元的所述控制柵極耦合至字線；及將預定字線電壓提供至所述頁的每一存儲器單元的字線供用于感測操作，其中所述預定字線電壓是以所述聚集節(jié)點為基準以便不受所述聚集節(jié)點與接地基準之間的任何電壓差的影響。
2、如權利要求1所述的感測方法，其中所述頁源極線處在比所述源極電壓控制電路的電位高的電位。
3、如權利要求1所述的感測方法，其中所述源極電壓控制電路以所述接地基準為基準。
4、如權利要求1所述的感測方法，其中所述提供預定字線電壓進一步包括提供經調整的基準電壓；提供DAC控制的分壓器；及通過使用所述DAC控制的分壓器來分配所述經調整的基準電壓來產生所述預定字線電壓。
5、如權利要求1-4中任一權利要求所述的方法，其中所述存儲器單元的每一者存儲一個位的數(shù)據。
6、如權利要求1-4中任一權利要求所述的方法，其中所述存儲器單元的每一者存儲多于一個位的數(shù)據。
7、一種非易失性存儲器裝置，其中所述非易失性存儲器裝置具有擬并行感測的各個存儲器單元頁，每一存儲器單元具有源極、漏極、電荷存儲單元及控制柵極，所述控制柵極用于控制沿所述漏極及源極的導電電流，所述存儲器裝置包括頁源極線，其耦合至頁中的每一存儲器單元的所述源極；聚集節(jié)點，其耦合至各個頁源極線；源極電壓控制電路，其經由所述聚集節(jié)點耦合至所選頁的頁源極線以用于存儲器操作；字線，其耦合至所述頁的每一存儲器單元的所述控制柵極；及字線電壓源，其用于將預定字線電壓提供至所述頁的每一存儲器單元的所述字線以用于感測操作，其中所述預定字線電壓是以所述聚集節(jié)點為基準以便不受所述聚集節(jié)點與接地基準之間的任何電壓差的影響。
8、如權利要求7所述的存儲器裝置，其中所述頁源極線處在比所述源極電壓控制電路的電位高的電位。
9、如權利要求7所述的存儲器裝置，其中所述源極電壓控制電路是以所述接地基準為基準。
10、如權利要求7所述的存儲器裝置，其中所述字線電壓源進一步包括經調整的基準電壓；DAC控制的分壓器；及輸出預定字線電壓，其是通過使用所述DAC控制的分壓器來分配所述經調整的基準電壓而得出。
11、如權利要求7-10中任一權利要求所述的存儲器裝置，其中所述存儲器單元的每一者存儲一個位的數(shù)據。
12、如權利要求7-10中任-權利要求所述的存儲器裝置，其中所述存儲器單元的每一者存儲多于一個位的數(shù)據。
13、一種在非易失性存儲器裝置中感測存儲器單元頁的方法，所述非易失性存儲器裝置具有擬并行感測的各個存儲器單元頁，每一存儲器單元具有源極、漏極、電荷存儲單元及控制柵極，所述控制柵極用于控制沿所述漏極及源極的導電電流，所述方法包括提供頁源極線；將所述頁的每一存儲器單元的所述源極耦合至所述頁源極線；將所述頁源極線切換至源極電壓控制電路以用于感測操作；將所述頁的每一存儲器單元的所述控制柵極耦合至字線；及將預定字線電壓提供至所述頁的每一存儲器單元的字線以用于感測操作，其中所述預定字線電壓是以所述聚集節(jié)點為基準以便不受所述聚集節(jié)點與接地基準之間的任何電壓差的影響。
14、如權利要求13所述的感測方法，其中所述頁源極線處在比所述源極電壓控制電路的電位高的電位。
15、如權利要求13所述的感測方法，其中所述源極電壓控制電路以所述接地基準為基準。
16、如權利要求13所述的感測方法，其中所述提供預定字線電壓進一步包括提供經調整的基準電壓；提供DAC控制的分壓器；及通過使用所述DAC控制的分壓器來分配所述經調整的基準電壓來產生所述預定字線電壓。
17、如權利要求13-16中任一權利要求所述的方法，其中所述存儲器單元的每一者存儲一個位的數(shù)據。
18、如權利要求13-16中任一權利要求所述的方法，其中所述存儲器單元的每一者存儲多于一個位的數(shù)據。
19、一種非易失性存儲器裝置，其中所述非易失性存儲器裝置具有擬并行感測的各個存儲器單元頁，每一存儲器單元具有源極、漏極、電荷存儲單元及控制柵極，所述控制柵極用于控制沿所述漏極及源極的導電電流，所述存儲器裝置包括頁源極線，其耦合至頁中的每一存儲器單元的所述源極；頁源極線多路復用器；源極電壓控制電路，其經由所述頁源極線多路復用器耦合至所選頁的頁源極線以用于存儲器操作；字線，其耦合至所述頁的每一存儲器單元的所述控制柵極；及字線電壓源，其用于將預定字線電壓提供至所述頁的每一存儲器單元的所述字線以用于感測操作，其中所述預定字線電壓是以所述聚集節(jié)點為基準以便不受所述聚集節(jié)點與接地基準之間的任何電壓差的影響。
20、如權利要求19所述的存儲器裝置，其中所述頁源極線處在比所述源極電壓控制電路的電位高的電位。
21、如權利要求19所述的存儲器裝置，其中所述源極電壓控制電路是以所述接地基準為基準。
22、如權利要求19所述的存儲器裝置，其中所述字線電壓源進一步包括經調整的基準電壓；DAC控制的分壓器；及輸出預定字線電壓，其是通過使用所述DAC控制的分壓器來分配所述經調整的基準電壓而得出。
23、如權利要求19-22中任一權利要求所述的存儲器裝置，其中所述存儲器單元的每一者存儲一個位的數(shù)據。
24、如權利要求19-22中任一權利要求所述的存儲器裝置，其中所述存儲器單元的每一者存儲多于一個位的數(shù)據。
全文摘要
源極線偏置是由讀取/寫入電路的接地環(huán)路中的非零電阻引入的誤差。在感測期間，存儲器單元的源極由于跨越電阻的電壓降而被錯誤地偏置，且導致所施加的控制柵極及漏極電壓出現(xiàn)誤差。當所施加的控制柵極及漏極電壓使其基準點盡可能地靠近存儲器單元的源極定位時，可使所述誤差最小化。在一個優(yōu)選實施例中，所述基準點定位在其中施加所述源極控制信號的節(jié)點處。當存儲器陣列被組織成并行感測的存儲器單元頁(其中每一頁中的源極耦合至頁源極線)時，經由多路復用器將所述基準點選擇為位于所選頁的頁源極線處。
文檔編號G11C16/34GK101176166SQ200680017183
公開日2008年5月7日申請日期2006年3月29日優(yōu)先權日2005年4月1日
發(fā)明者若爾-安德里安·瑟尼, 陳辛隆申請人:桑迪士克股份有限公司

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