專利名稱：存儲器裝置的制作方法
技術領域：
本發(fā)明涉及一種能夠補救存儲器芯片具有的存儲器的缺陷部分的存儲器裝置。
背景技術：
存儲器芯片中會因為工藝中的問題等而產(chǎn)生作為無法進行正常存儲工作的缺陷部分的錯誤位。存儲器芯片中即使存在1個錯誤位，存儲器芯片就成為不合格品而被廢棄，導致生產(chǎn)的成品率降低。
圖21是表示使用了現(xiàn)有技術的存儲器芯片80的結構的框圖。存儲器芯片80包含存儲器單元81、行解碼器82、列解碼器83、冗余行存儲器單元84、冗余列存儲器單元85、冗余行解碼器86、以及冗余列解碼器87而構成。存儲器單元81是用來存儲數(shù)據(jù)的存儲器單元。該存儲器單元81在2個正交的信號線即數(shù)據(jù)線和字線的交叉位置執(zhí)行數(shù)據(jù)讀出和寫入。對該數(shù)據(jù)線和字線進行選擇的電路分別是列解碼器83和行解碼器82。冗余行存儲器單元84和冗余列存儲器單元85是在數(shù)據(jù)線和字線發(fā)生斷線等故障的情況下用于替換的存儲器單元。
在存儲器芯片制造工藝的檢查和修復工序中，如果在存儲器單元81發(fā)現(xiàn)數(shù)據(jù)線和字線問題，就在冗余列解碼器87和冗余行解碼器86中設置的熔絲存儲電路等之中存儲對應值作為判定值。進一步，對與置換的數(shù)據(jù)線和字線對應的列解碼器83或行解碼器82進行設定，使之在指定了對應值的情況下不進行工作。依照此種方式，能夠將存儲器單元81的錯誤位置換為冗余行存儲器單元84和冗余列存儲器單元85，補救不合格的存儲器單元，使之成為合格品而工作。以下，將依照此種方式使用冗余行存儲器單元84和冗余列存儲器單元85等冗余存儲器單元對存儲器單元81的錯誤位進行補救的情形稱為冗余補救。
作為與圖21關聯(lián)敘述的典型的第1現(xiàn)有技術，有下述這樣的列冗余系統(tǒng)使用存儲了表示有錯誤位的列的位置的熔絲信息的熔絲存儲電路，將存在錯誤位的列置換為冗余用的存儲器(例如，參照特開2004-87100號公報)。
這樣的現(xiàn)有技術在存儲器芯片中搭載大于等于該存儲器芯片的存儲容量的存儲元件，將錯誤位替換為超出存儲容量的部分的存儲元件，使存在錯誤位的存儲器芯片作為合格品來工作。
存儲器芯片中產(chǎn)生的錯誤位從統(tǒng)計上來看是雜亂產(chǎn)生的。由于每個存儲器芯片的錯誤位數(shù)具有統(tǒng)計上的概率分布，因此進行冗余補救所需的冗余用存儲器的存儲容量要兼顧通過冗余補救而提高的成品率和由于冗余用存儲器而增加的存儲器芯片尺寸來決定。這就會產(chǎn)生具有某種概率無法進行冗余補救的存儲器芯片、即不得不作為不合格品而廢棄的存儲器芯片。
以DRAM(Dynamic Random Access Memory動態(tài)隨機存取存儲器)為代表的進行破壞性讀出的存儲器需要通過讀出后再次寫入來對讀出時被破壞的數(shù)據(jù)進行修復等復雜的控制。偽SRAM(Static RandomAccess Memory靜態(tài)隨機存取存儲器)等存儲器被設計出來，用來取代從存儲器芯片外部進行復雜的控制，通過在存儲器芯片內(nèi)部配置執(zhí)行存儲器控制的邏輯器，使從存儲器芯片外部進行控制變得簡單。
在閃存等可電擦除的存儲器中，也需要諸如提供不同于讀出工作電壓的電壓作為寫入工作電壓、進一步在工作的同時監(jiān)視寫入的結束等復雜的控制。多種閃存搭載了在存儲器芯片內(nèi)部進行存儲器控制的邏輯器，使得從存儲器芯片外部的控制變得容易。
與進行存儲器控制邏輯器關聯(lián)的第2現(xiàn)有技術有使閃存高速工作的半導體存儲裝置。該半導體存儲裝置具有在內(nèi)部進行存儲器控制的邏輯器、閃存、以及多個工作用RAM。執(zhí)行存儲器控制的邏輯器利用時鐘使多個工作用RAM同步并交替工作，由此實現(xiàn)高速的閃存工作(例如，參照特開2004-71104號公報)。
計算機等中使用的存儲器裝置極少只使用1個存儲器芯片構成，大多情況下是通過相同種類的多個存儲器芯片構成。隨著高密度化封裝技術的進步，開發(fā)出了在1個封裝中包含多個存儲器芯片的復合存儲器封裝技術，并得到實用。在使用多個搭載了偽SRAM或閃存的存儲器芯片的存儲器裝置的情況下，執(zhí)行存儲器控制的邏輯器在電路上不需要為每個存儲器芯片設置，在存儲器裝置中有1個即可。
偽SRAM和閃存等的存儲器單元需要上述復雜的控制，因此，執(zhí)行存儲器控制的邏輯器與這些存儲器單元之間需要很多電布線。如果將執(zhí)行存儲器控制的邏輯器和這些存儲器單元搭載到不同的存儲器芯片上，則在存儲器芯片之間進行連接所需的端子數(shù)量增多。因此，數(shù)量增多的端子難以收容到現(xiàn)有的半導體封裝中，難以將執(zhí)行存儲器控制的邏輯器搭載到與這些存儲器單元不同的存儲器芯片中。
進一步，存儲器芯片大多平面式配置于電路基板上，信號傳播所花費的時間受存儲器芯片的平面尺寸影響，各個存儲器芯片接收信號的時間上出現(xiàn)時間差。如果考慮該信號延遲的時間差，則與采用執(zhí)行復雜控制的邏輯器相比，為每個存儲器芯片配置現(xiàn)在所采用的邏輯器更容易實現(xiàn)。即，因為在各個存儲器芯片上搭載執(zhí)行存儲器控制的邏輯器，雖然邏輯器出現(xiàn)冗余，但能夠避免端子數(shù)的增加和邏輯器的復雜化。因此，不是將執(zhí)行存儲器控制的邏輯器集中，而是使用多個搭載執(zhí)行存儲器控制的邏輯器的存儲器芯片來構成存儲器裝置。
但是，第1現(xiàn)有技術需要考慮成品率與因冗余用存儲器而增加的存儲器芯片尺寸的兼顧，即，當提高成品率而增加冗余用存儲器時存儲器芯片尺寸就會變大，因此，存在著為了確保一定值以上的成品率而無法成為需要尺寸以下的問題。
進一步存在的問題是，由于以存儲器芯片為單位進行錯誤位補救，即使其他存儲器芯片的冗余用存儲器有空余，也無法用來對該存儲器芯片的冗余存儲器進行補救，該存儲器芯片只能成為不合格品。
第2現(xiàn)有技術在存儲器芯片內(nèi)部搭載執(zhí)行存儲器控制的邏輯器而實現(xiàn)高速度，但由于在存儲器芯片中搭載了存儲器、執(zhí)行存儲器控制的邏輯器、以及冗余用存儲器，所以存在著存儲器芯片尺寸變大的問題。

發(fā)明內(nèi)容
本發(fā)明的目的是提供能夠通過更簡單并且高速的控制邏輯器對其他存儲器芯片的缺陷部分進行補救、并且減小存儲器芯片尺寸的存儲器裝置。
本發(fā)明的存儲器裝置的特征在于，包含存儲器搭載單元，其是在厚度方向層疊而構成的多個存儲器搭載單元，具有存儲數(shù)據(jù)的存儲單元和用來存儲該存儲單元的缺陷部分中應存儲的數(shù)據(jù)的冗余存儲單元這兩者之中的至少1個，當無法將上述存儲單元的缺陷部分的存儲器空間分配給具備有上述缺陷部分的存儲單元的存儲器搭載單元的冗余存儲單元時，將上述缺陷部分的存儲器空間分配給其他存儲器搭載單元的冗余存儲單元。
按照本發(fā)明，存儲器裝置是將多個存儲器搭載單元在厚度方向層疊而構成。各存儲器搭載單元具有存儲數(shù)據(jù)的存儲單元和用來存儲該存儲單元的缺陷部分中應存儲的數(shù)據(jù)的冗余存儲單元這兩者之中的至少1個。當無法將上述存儲單元的缺陷部分的存儲器空間分配給具備有上述缺陷部分的存儲單元的存儲器搭載單元的冗余存儲單元時，上述缺陷部分的存儲器空間被分配給其他存儲器搭載單元的冗余存儲單元。
依照此種方式，利用其他存儲器搭載單元的冗余存儲單元對存儲單元的缺陷部分進行補救，并且對存儲器搭載單元進行層疊，由此使信號傳播的時間差變得極小，不再需要考慮了時間差的控制邏輯器，因此，既能夠實現(xiàn)更簡單而高速的控制邏輯器，又能夠補救作為其他存儲器搭載單元的存儲器芯片的缺陷部分。
借助于本發(fā)明，對存儲單元的缺陷部分利用具有該缺陷部分的存儲單元的存儲器搭載單元即存儲器芯片之外的第1或第2存儲器芯片的冗余存儲單元進行補救，因此，能夠提高存儲器芯片的成品率。進一步，通過將第1存儲器芯片和第2存儲器芯片在厚度方向三維層疊，使信號傳播的時間差變得極小，因此不需要考慮了時間差的控制邏輯器，能夠實現(xiàn)更簡單并且高速的控制邏輯器。
另外，本發(fā)明的特征在于，上述多個存儲器搭載單元具備具有上述存儲單元但不具有上述冗余存儲單元的第1存儲器搭載單元；以及具有上述冗余存儲單元但不具有上述存儲單元的第2存儲器搭載單元，上述第2存儲器搭載單元具有控制單元，該控制單元進一步將上述第1存儲器搭載單元具有的存儲單元的缺陷部分的存儲器空間分配給上述第2存儲器搭載單元的冗余存儲單元，控制對上述第1存儲器搭載單元的存儲單元及上述第2存儲器搭載單元的冗余存儲單元的數(shù)據(jù)寫入和讀出，上述多個存儲器搭載單元具備1個或多個上述第1存儲器搭載單元；以及1個上述第2存儲器搭載單元。
按照本發(fā)明，第1存儲器搭載單元只有存儲單元而沒有冗余存儲單元，冗余存儲單元和控制單元只搭載到1個第2存儲器搭載單元中，因此，能夠進一步減小存儲器芯片尺寸。
另外利用本發(fā)明，使用只具備存儲數(shù)據(jù)的存儲單元的第1存儲器芯片、以及具有用來進行存儲器控制的控制單元和用來補救第1存儲器芯片的存儲單元缺陷部分的冗余存儲單元的第2存儲器芯片構成存儲器裝置，因此，不需要按每個第1存儲器芯片搭載控制單元和冗余存儲單元，能夠進一步減小存儲器芯片尺寸。
另外，本發(fā)明的特征在于，上述第1存儲器搭載單元具有存儲用來識別第1存儲器搭載單元的識別編號的識別編號存儲單元，上述控制單元將基于上述識別編號特定的存儲器空間分配給將對應的識別編號存儲到上述識別編號存儲單元中的上述第1存儲器搭載單元的存儲單元。
按照本發(fā)明，作為第1存儲器搭載單元的存儲器芯片具有識別編號存儲單元，其用來存儲與所分配的存儲器空間對應起來的識別編號，因此，能夠選擇被分配了數(shù)據(jù)讀出或寫入的存儲器空間的第1存儲器芯片。
另外利用本發(fā)明，第1存儲器芯片具有識別編號存儲單元，其用來存儲與所分配的存儲器空間對應起來的識別編號，因此，即使將相同電路結構的第1存儲器芯片層疊起來，利用該識別編號存儲單元也能夠選擇被分配了數(shù)據(jù)讀出或寫入的存儲器空間的第1存儲器芯片。
另外，本發(fā)明的特征在于，上述第1存儲器搭載單元具有為了選擇第1存儲器搭載單元而能夠預先設定的芯片選擇單元，上述控制單元將與上述每個芯片選擇單元對應分割的存儲器區(qū)間分配給利用上述芯片選擇單元選擇的第1存儲器搭載單元的存儲單元。
按照本發(fā)明，作為第1存儲器搭載單元的存儲器芯片具有用來選擇與所分配的存儲器空間對應起來的第1存儲器芯片的芯片選擇單元，因此，能夠選擇被分配了數(shù)據(jù)讀出或寫入的存儲器空間的第1存儲器芯片。
另外，利用本發(fā)明，第1存儲器芯片具有用來選擇與所分配的存儲器空間對應起來的第1存儲器芯片的芯片選擇單元，因此，即使將電路結構相同的第1存儲器芯片層疊起來，利用該芯片選擇單元也能夠對被分配了數(shù)據(jù)讀出或寫入存儲器空間的第1存儲器芯片進行選擇。
另外，本發(fā)明的特征在于，具有缺陷地址存儲單元，存儲表示上述第1存儲器搭載單元所具有的存儲單元的缺陷部分位置的地址；以及比較單元，將上述缺陷地址存儲單元中存儲的地址與讀出和寫入數(shù)據(jù)的地址進行比較，上述控制單元在利用上述比較單元所比較的地址一致時，取代上述第1存儲器搭載單元的存儲單元而對上述第2存儲器搭載單元的冗余存儲單元的對應地址進行數(shù)據(jù)讀出或寫入。
按照本發(fā)明，由于具備缺陷地址存儲單元，其用來存儲表示上述第1存儲器搭載單元即存儲器芯片的存儲單元的缺陷部分的位置的地址；以及比較單元，用來將缺陷地址存儲單元中存儲的地址與數(shù)據(jù)讀出和寫入的地址進行比較，因此，當利用比較單元所比較的地址一致時，能夠將第1存儲器芯片的存儲單元缺陷部分中應存儲的數(shù)據(jù)從第2存儲器芯片的冗余存儲單元中讀出或寫入。
另外利用本發(fā)明，預先存儲表示存儲單元的缺陷部分的位置的地址，當預先存儲的地址被指定時，能夠將第1存儲器芯片的存儲單元的缺陷部分中應存儲的數(shù)據(jù)從第2存儲器芯片的冗余存儲單元中讀出或寫入，因此，能夠利用第2存儲器芯片的存儲單元對第1存儲器芯片的存儲單元的缺陷部分進行補救。


本發(fā)明的目的、特征和優(yōu)點通過以下的詳細說明和附圖應當可以更加明確。
圖1是表示本發(fā)明的第1實施方式的存儲器裝置的電路結構的圖。
圖2是表示圖1所示的第1存儲器芯片的電路結構的一個實例的圖。
圖3是表示圖2所示的ID邏輯器的詳細電路結構的一個實例的圖。
圖4是表示圖3所示的ID邏輯器的工作時序的時序圖的一個實例的圖。
圖5是表示圖1所示的第2存儲器芯片的電路結構的一個實例的圖。
圖6是表示本發(fā)明的第2實施方式的存儲器裝置的電路結構的圖。
圖7是表示圖6所示的第1存儲器芯片的電路結構的一個實例的圖。
圖8是表示圖7所示的ID邏輯器的詳細電路結構的一個實例的圖。
圖9是表示圖8所示的ID邏輯器的工作時序的時序圖的一個實例的圖。
圖10是表示圖6所示的第2存儲器芯片的電路結構的一個實例的圖。
圖11是表示圖2和圖7所示的RW邏輯器的詳細電路結構的一個實例的圖。
圖12是表示圖5所示的冗余存儲器單元的電路結構的一個實例的圖。
圖13是表示冗余比較電路的電路結構的一個實例的圖。
圖14是表示冗余比較電路的電路結構的另一個實例的圖。
圖15是表示圖14所示的反熔絲存儲單元的電路結構的圖。
圖16是表示偽SRAM的讀出時的時序圖的一個實例的圖。
圖17是表示偽SRAM的寫入時的時序圖的一個實例的圖。
圖18是表示偽SRAM的讀出、變更、寫入時的時序圖的一個實例的圖。
圖19是表示圖1所示的存儲器裝置的外觀的一個實例的立體圖。
圖20A和圖20B是表示實施方式不同的存儲器芯片的信號接收時序的圖。
圖21是表示使用了現(xiàn)有技術的存儲器芯片的結構的框圖。
具體實施例方式
以下參照附圖詳細說明本發(fā)明的優(yōu)選實施方式。
圖1是表示本發(fā)明的第1實施方式的存儲器裝置1的電路結構的圖。以DRAM來說明存儲方式。存儲器裝置1包含作為第1存儲器搭載單元的第1存儲器芯片10a、10b、10c、10d(以下有時候統(tǒng)稱為第1存儲器芯片10)以及作為第2存儲器搭載單元的第2存儲器芯片20構成。
第1存儲器芯片10a～10d具有作為用來存儲數(shù)據(jù)的存儲單元的存儲器單元，但不具備作為用來補救存儲單元的缺陷部分即錯誤位所需的冗余存儲單元的冗余存儲器單元。進一步，只具有最低限度的邏輯器，以便利用作為第2存儲器芯片的控制單元的控制邏輯器進行工作。
第2存儲器芯片20既具有作為進行存儲器單元和冗余存儲器單元等存儲器控制的邏輯器的控制邏輯器，也具有用來補救第1存儲器芯片10a～10d的錯誤位所需的冗余存儲器單元。該控制邏輯器簡化了第1存儲器芯片10a～10d的復雜工作。
存儲器裝置1搭載4個例如64位存儲1位數(shù)據(jù)的第1存儲器芯片，實現(xiàn)256位存儲容量。這里假設1位為1個字。本發(fā)明并不限于256位存儲容量和4個第1存儲器芯片，存儲容量和第1存儲器芯片個數(shù)可以自由選擇。
存儲器裝置1進一步包含用來指定訪問256位容量所需的8位地址的AD0～AD7端子30、輸入或輸出1位數(shù)據(jù)的D0端子31、用來選擇第1存儲器芯片的CS端子32、用來指定讀出或寫入的RW端子33、允許輸出的OE端子34、以及用來指示冗余補救的冗余補救端子35。冗余補救端子35既可以與其他端子組合指定，也可以獨立地設置多個端子、單獨進行冗余補救相關的指定。
第1存儲器芯片10a～10d和第2存儲器芯片20之間的信號數(shù)量多于存儲器裝置1的外部與端子30～35發(fā)送接收的信號數(shù)量。這是因為，第2存儲器芯片20的控制邏輯器執(zhí)行第1存儲器芯片10a～10d的復雜控制。在這些信號中，包含用來按每個第1存儲器芯片設定識別第1存儲器芯片10a～10d的識別編號及選擇第1存儲器芯片之中的1個所需的信號。在層疊電路結構相同的多個第1存儲器芯片后，利用設定該識別編號所需的信號，按每個第1存儲器芯片設定不同的識別編號。通過指定該識別編號，就能夠從第1存儲器芯片之中選擇1個，避免第1存儲器芯片之間的干擾。
圖2是表示圖1所示的第1存儲器芯片10的電路結構的一個實例的圖。第1存儲器芯片10包含用來存儲8×8結構的64位數(shù)據(jù)的存儲器單元11；利用3位二進制碼只將8路輸出之中的1路置為有效的行解碼器12和列解碼器13；對由行解碼器12和列解碼器13所特定的位置的數(shù)據(jù)進行讀出和寫入的電路即RW邏輯器14；以及存儲識別編號、按照識別編號將存儲器裝置1的一部分存儲器空間分配給存儲器單元11的ID邏輯器15。ID邏輯器15將所指定的地址的一部分與存儲的識別編號進行比較，決定該第1存儲器芯片的工作還是非工作，將所決定的結果作為內(nèi)部工作指示輸出16輸出到列解碼器13。
第1存儲器芯片10進一步包含用來指定地址的A0_Loc～A7_Loc端子40、用來輸入或輸出數(shù)據(jù)的D0_Loc端子41、用來提供RW邏輯器14的工作時序的RAS_RD端子42和RAS_PC端子43、用來指定讀出的RD_Loc端子44、用來指定寫入的WR_Loc端子44、用來設定識別編號的IDSetIN端子46、用來輸出作為為下一第1存儲器芯片設定識別編號的IDSetIN信號的信號的IDSetOUT端子47。
IDSetOUT端子47被菊花狀鏈接(daisy chain)到下一第1存儲器芯片的IDSetIN端子46上，能夠對層疊的第1存儲器芯片依次設定識別編號。存儲器裝置1將第1存儲器芯片在厚度方向層疊而構成，厚度方向的一側的表面上設置IDSetIN端子46，在與厚度方向相反側的表面對應的位置上設置IDSetOUT端子47。將依照此種方式配置了IDSetIN端子46和IDSetOUT端子47的第1存儲器芯片層疊為對應的端子相互連接，就能夠構成為菊花狀鏈接第1存儲器芯片的結構。特開2004-264057號公報中記述了層疊起來的芯片的菊花狀鏈接結構的實例。
圖3是表示圖2所示的ID邏輯器15的詳細電路結構的一個實例的圖。RAS_RD端子42和RAS_PC端子43是用來提供RW邏輯器14的工作時序的端子，也兼用來設定識別編號。D型觸發(fā)器151中，在輸入來自RAS_RD端子42的信號的輸入Ck的上升時，輸入來自IDSetIN端子46的信號的輸入D的狀態(tài)帶有一定程度的時間延遲輸出到輸出Q。輸入Ck的上升時刻之外，輸出Q不變。
帶有使能的2位D鎖存152是用來存儲識別編號的識別編號存儲單元。輸入來自IDSetIN端子46的信號的輸入EN為激活即High電平時，在輸入來自RAS_PC端子43的信號的輸入Ck的上升時刻，輸入來自A6_Loc端子406的信號的輸入1D和輸入來自A7_Loc端子407的信號的輸入2D的狀態(tài)帶有一定程度的時間延遲分別輸出到輸出1Q和輸出2Q。輸入EN為非激活即Low電平時、或者在輸入Ck為上升時刻以外時，輸出1Q和輸出2Q不變。
異或NOR門153、154和AND門155將帶有使能的2位D鎖存152中存儲的識別編號即輸出1Q和輸出2Q與來自A6_Loc端子406的地址A6和來自A7_Loc端子407的地址A7進行比較，如果一致，則將內(nèi)部工作指示輸出16置為激活。
圖4是表示圖3所示的ID邏輯器15的工作時序的時序圖的一個實例的圖。假設時序圖的High電平為激活、Low電平為非激活。向中心線上下擴展的矩形部分表示設定了特定的值。
向來自A6_Loc端子406的地址A6和來自A7_Loc端子407的地址A7提供層疊的第1存儲器芯片之中層疊在第1級即連接到第1級的第1存儲器芯片的識別編號。在激活來自IDSetIN端子46的信號即IDSetIN信號之后，升高去往帶有使能的2位D鎖存152的輸入Ck的信號即來自RAS_PC端子43的RAS_PC信號。此時，帶有使能的2位D鎖存152中保存地址A6和地址A7的狀態(tài)。
接著，升高去往D型觸發(fā)器151的輸入Ck的信號即來自RAS_RD端子42的RAS_RD信號。通過升高RAS_RD信號，在下一級的第1存儲器芯片中設定識別編號所需的信號即IDSetOUT信號變?yōu)榧せ?。在下一級的?存儲器芯片中設定識別編號時，由于第1級的第1存儲器芯片中已經(jīng)設定了識別編號，因此，使第1級的IDSetIN信號置為非激活，升高RAS_RD信號和RAS_PC信號。第1級的第1存儲器芯片的帶有使能的2位D鎖存152由于輸入IDSetIN信號的輸入EN為非激活，因此所存儲的識別編號被原樣保持，輸出狀態(tài)不變。
第2級的第1存儲器芯片，來自第1級的第1存儲器芯片的IDSetOUT信號激活、向來自A6_Loc端子406的地址A6和來自A7_Loc端子407的地址A7中提供的第2級的第1存儲器芯片的識別編號被保存到帶有使能的2位D鎖存152。第3級以后的第1存儲器芯片通過依次重復同樣的工作，能夠分別設定各自的識別編號。
為全部第1存儲器芯片設定好識別編號后，IDSetIN信號和IDSetOUT信號就不再是激活了。設定完識別編號之后，即使RAS_PC信號和RAS_RD信號的狀態(tài)改變，所存儲的識別編號也不會變化。當是在內(nèi)部具有閃存等非易失性存儲器的存儲器時，識別編號的設定也可以存儲在非易失性存儲器中?；蛘呤褂靡资源鎯ζ?，在每次向存儲器裝置1加電時進行設定。
圖5是表示圖1所示的第2存儲器芯片20的電路結構的一個實例的圖。第2存儲器芯片20包含控制邏輯器21，是用來執(zhí)行存儲器控制的邏輯器；以及冗余存儲器單元22，用來補救第1存儲器芯片的錯誤位。端子50、51、52、53、54、55分別連接到圖1所示的存儲器裝置1的端子30～35。端子60、61、62、63、64、65分別通過總線連接到各個第1存儲器芯片。將第1存儲器芯片菊花狀鏈接、輸出設定識別編號所需的信號的輸出端子即IDSetSET端子66連接到第1級的第1存儲器芯片的IDSetIN端子46。
控制邏輯器21響應與存儲器裝置1的外部電連接的端子50～55，生成使第1存儲器芯片和第2存儲器芯片工作的時序，經(jīng)由冗余存儲器單元22從端子60～端子65使第1存儲器芯片工作。
冗余存儲器單元22具有進行冗余補救的行地址、列地址、以及用來存儲個別位地址的缺陷地址存儲單元。當從外部指定的地址與存儲的冗余補救地址一致時，使用冗余存儲器單元內(nèi)的數(shù)據(jù)，不向第1存儲器芯片輸出信號。當從外部指定的地址與存儲的冗余補救地址不一致時，向第1存儲器芯片輸出端子60～66的信號，進行數(shù)據(jù)讀出或寫入。
圖6是表示本發(fā)明的第2實施方式的存儲器裝置2的電路結構的圖。存儲器裝置2包含第1存儲器搭載單元即第1存儲器芯片100a、100b、100c、100d(以下有時候統(tǒng)稱為第1存儲器芯片100)以及第2存儲器搭載單元即第2存儲器芯片200。與圖1所示的存儲器裝置1的不同在于，第1存儲器芯片100a～100d與第2存儲器芯片200之間增加了CS0_Loc～CS3_Loc和IDSetCK信號。
圖7是表示圖6所示的第1存儲器芯片100的電路結構的一個實例的圖。第1存儲器芯片100具有能夠從第1存儲器芯片之中選擇1個的芯片選擇單元即芯片選擇端子49。與圖2所示的第1存儲器芯片功能相同的部分賦予相同的符號，省略重復的說明。
A0_Loc～A5_Loc端子400是地址端子。利用來自選擇第1存儲器芯片的CS0_Loc～CS3_Loc端子49的芯片選擇信號指定第1存儲器芯片的工作或非工作。因此，用來指定地址的地址信號只要有用來指定向第1存儲器芯片內(nèi)部所具有的存儲單元中寫入或讀出數(shù)據(jù)的地址所需的必要的地址信號數(shù)即可，本例中只使用了6個地址信號。
CS0_Loc～CS3_Loc端子49是可設定的芯片選擇輸入端子，數(shù)量為例如層疊的第1存儲器芯片的片數(shù)，本例中有4個芯片選擇輸入端子。IDSetCK端子48是用來輸入設定用來選擇第1存儲器芯片所需信息的時鐘信號的端子。IDSetCK端子48通過總線連接到全部第1存儲器芯片。
ID邏輯器17用來存儲第1存儲器芯片的識別編號。該ID邏輯器17使用從IDSetCK端子48輸入的時鐘信號和從IDSetIN端子46輸入的IDSetIN信號，按每個第1存儲器芯片，將CS0_Loc～CS3_Loc端子49之中的一個芯片選擇輸入端子置為有效，并將其他芯片選擇輸入端子置為無效，由此選擇層疊的第1存儲器芯片之中的1個進行工作。內(nèi)部工作指示信號18是由ID邏輯器17所決定的內(nèi)部工作指示的輸出信號。
圖8是表示圖7所示的ID邏輯器17的詳細電路結構的一個實例的圖。D型觸發(fā)器171與圖3所示的D型觸發(fā)器151相同。串行輸入-并行輸出型的移位寄存器172在由IDSetCK端子48輸入的輸入Ck的信號的上升沿，將輸出3Q的狀態(tài)切換為輸出4Q、輸出2Q的狀態(tài)切換為輸出3Q、輸出1Q的狀態(tài)切換為輸出2Q、以及將輸入來自IDSetIN端子46的信號的輸入SI的狀態(tài)切換為輸出1Q，分別錯位1個進行工作。在輸入到輸入Ck的信號處于上升沿以外的時刻，各個輸出不變。
AND門173和OR門174用來選擇與移位寄存器172中存儲的狀態(tài)一致的選擇端子被選擇后的第1存儲器芯片。例如，當輸出4Q為激活即High電平的情況下，只在CS0_Loc端子490的信號為激活時內(nèi)部工作指示信號18變?yōu)榧せ睢?br> 圖9是表示圖8所示的ID邏輯器15的工作時序的時序圖的一個實例的圖。將從IDSetIN端子46輸入的信號即IDSetIN信號激活后，從IDSetCK端子48輸入到D型觸發(fā)器171和串行輸入及并行輸出的移位寄存器172的各個輸入Ck的信號從上升變?yōu)橄陆?。此時，D型觸發(fā)器171的輸出Q及移位寄存器172的輸出1Q變?yōu)榧せ睢?br> 接著，將從IDSetIN端子46輸入的信號即IDSetIN信號置為非激活，IDSetCK信號從上升變?yōu)橄陆岛?，?級的第1存儲器芯片的移位寄存器172的輸出2Q變?yōu)榧せ?，并且D型觸發(fā)器171的輸出Q變?yōu)榉羌せ?。此時，第2級的第1存儲器芯片的D型觸發(fā)器171的輸出Q及移位寄存器172的輸出1Q變?yōu)榧せ睢?br> 同樣地，IDSetCK信號進一步從上升至下降變化2次后，第1級的第1存儲器芯片的移位寄存器172的輸出4Q、第2級的第1存儲器芯片的移位寄存器172的輸出3Q、第3級的第1存儲器芯片的移位寄存器172的輸出2Q、第4級的第1存儲器芯片的移位寄存器172的輸出1Q分別變?yōu)榧せ?。依照此種方式，全部第1存儲器芯片設定為通過各個芯片選擇輸入信號進行選擇。用來存儲該狀態(tài)的存儲器可以選擇使用非易失性存儲器或使用易失性存儲器在每次加電時進行設定。
圖10是表示圖6所示的第2存儲器芯片200的電路結構的一個實例的圖。第2存儲器芯片200包含控制邏輯器25，是用來執(zhí)行存儲器控制的邏輯器；以及冗余存儲器單元26，用來補救第1存儲器芯片的錯誤位。
端子50～55分別連接到圖1所示的存儲器裝置1的端子30～35。端子61～65、端子600、以及用于芯片選擇的端子68通過總線連接到各個第1存儲器芯片。IDSetSET端子66是將第1存儲器芯片菊花狀鏈接起來、輸出設定識別編號所需的信號的輸出端子，連接到第1級的第1存儲器芯片的IDSetIN端子46。IDSetCK端子67是輸出用來設定識別編號所需的時鐘信號的端子。
控制邏輯器25響應與存儲器裝置1的外部電連接的端子50～55，生成使第1存儲器芯片和第2存儲器芯片工作的時序，經(jīng)由冗余存儲器單元26從端子61～端子65、端子600、以及端子68使第1存儲器芯片工作。
冗余存儲器單元26具有進行冗余補救的行地址、列地址、用來存儲個別位地址的缺陷地址存儲單元。當從外部指定的地址與存儲的冗余補救地址一致時，使用冗余存儲器單元內(nèi)的數(shù)據(jù)，不向第1存儲器芯片輸出信號。當從外部指定的地址與存儲的冗余補救地址不一致時，向第1存儲器芯片輸出端子61～端子65、端子600、以及端子68的信號，進行數(shù)據(jù)讀出或寫入。
為了使用芯片選擇信號指定使第1存儲器芯片工作或者非工作，使用從指定全部地址的信號之中去除指定第1存儲器芯片的存儲單元的地址的信號之后的剩余信號，生成芯片選擇信號。例如，在本實例中，使用地址A6和A7生成芯片選擇信號。
圖11是表示圖2和圖7所示的RW邏輯器14的詳細電路結構的一個實例的圖。RW邏輯器14的電路結構表示的是使用DRAM作為第1存儲器芯片的存儲單元及第2存儲器芯片的冗佘存儲器單元時的實例。DRAM單元147在存儲單元和冗余存儲器單元之中存儲以行地址選擇的1位數(shù)據(jù)，將積蓄起來的電荷量通過位線輸出。讀出放大器141響應RAS_RD信號，將DRAM單元147中積蓄下來的電荷量與預先確定的基準值進行比較，進行2進制化。即，判斷并輸出所存儲的數(shù)據(jù)值為“1”還是“0”?？偩€緩沖器142在AND門143為激活時，即表示讀出的RD_Loc信號為激活并且列地址為激活時，將讀出放大器141的輸出輸出到數(shù)據(jù)總線。
預充電放大器144用于響應RAS_PC信號，將讀出時破壞的值回寫到DRAM單元147中，并將新寫入的值寫到DRAM單元147中。數(shù)據(jù)選擇器145在輸入C為激活時，將輸入B從輸出Y輸出，當輸入C非激活時，將輸入A從輸出Y輸出。當表示寫入的WR_Loc信號為激活并且列地址為激活時，AND門146的輸出變?yōu)榧せ?。AND門146的輸出變?yōu)榧せ詈?，?shù)據(jù)總線的值經(jīng)由數(shù)據(jù)選擇器145的輸入B提供給預充電放大器144，作為新值寫入DRAM單元147。除此之外的時間，讀出放大器141的輸出經(jīng)由數(shù)據(jù)選擇器145的輸入A變?yōu)轭A充電放大器144的輸入，被讀出破壞的值被回寫到DRAM單元中。
圖12是表示圖5所示的冗余存儲器單元22的電路結構的一個實例的圖。端子70是輸入來自控制邏輯器21的地址信號即A0_CON信號～A7_CON信號的端子。端子71是來自控制邏輯器21和去往控制邏輯器21的數(shù)據(jù)信號即D0_CON信號的輸入和輸出端子。端子72是輸入來自控制邏輯器21的時序信號即RAS_RD_CON信號、RAS_PC_CON信號、RD_CON信號、以及WR_CON信號的端子。
端子73、74、75是用于輸入冗余補救的信號的端子，包括列冗余補救端子73、行冗余補救端子74、以及位冗余補救端子75。在該實例中，使用了3個端子作為用于冗余補救的端子，也可以與其他信號復用而只使用1個用于冗余補救的端子。
端子60、端子61、以及端子69是輸出去往第1存儲器芯片的信號的端子。地址信號即A0_CON信號～A7_CON信號以及數(shù)據(jù)信號即D0_CON信號按原樣通過總線結構分別連接到端子60的A0_Loc信號～A7_Loc信號和端子61的D0_Loc信號。
時序信號即RAS_RD_CON信號、RAS_PC_CON信號、RD_CON信號、以及WR_CON信號在不執(zhí)行冗余補救時作為RAS_RD信號、RAS_PC信號、RD_Loc信號、以及WR_Loc信號從端子69輸出。在執(zhí)行冗余補救時，OR門224的輸出變?yōu)榧せ?，禁止輸出的禁?25變?yōu)橛行?，不從端?9輸出RAS_RD信號、RAS_PC信號、RD_Loc信號、以及WR_Loc信號。
冗余列存儲器234是用來以行為單位對存儲單元的錯誤位進行補救的存儲器。冗余行存儲器235是用來以列為單位對存儲單元的錯誤位進行補救的存儲器。冗余位存儲器236是用來以位為單位對存儲單元的錯誤位進行補救的存儲器。列解碼器226是用來對指定列的地址進行解碼的解碼器，其輸出經(jīng)由RW邏輯器231輸入到冗余列存儲器234。行解碼器227是用來對指定行的地址進行解碼的解碼器，其輸出輸入到冗余行存儲器235。以下將以行為單位對存儲單元的錯誤位進行的補救稱為列冗余補救，將以列為單位進行的補救稱為行冗余補救，將以位為單位進行的補救稱為位冗余補救。
冗余行比較器221包含用來存儲進行列冗余補救的行地址的缺陷地址存儲單元以及將指定地址與所存儲的地址進行比較的比較單元。冗余列比較器222包含用來存儲進行行冗余補救的列地址的缺陷地址存儲單元以及將指定地址與所存儲的地址進行比較的比較單元。地址比較器223包含用來存儲進行位冗余補救的地址的缺陷地址存儲單元以及將指定地址與所存儲的地址進行比較的比較單元。這些比較器221、222、223分別在來自列冗余補救端子73、行冗余補救端子74、以及位冗余補救端子75的信號變?yōu)榧せ顣r存儲存儲單元的錯誤位的地址。
RW邏輯器231、RW邏輯器232、以及RW邏輯器233是用來利用來自端子72的時序信號即RAS_RD_CON信號、RAS_PC_CON信號、RD_CON信號、以及WR_CON信號分別對來自冗余列存儲器234、冗余行存儲器235、冗余位存儲器236的數(shù)據(jù)讀出和數(shù)據(jù)寫入進行控制的邏輯器。
冗余行比較器221、冗余列比較器222、以及地址比較器223將被指定的地址與存儲的地址進行比較。如果比較的地址一致，則分別對冗余列存儲器234、冗余行存儲器235、以及冗余位存儲器236指示進行數(shù)據(jù)讀出和寫入。使用冗余列存儲器234、冗余行存儲器235、以及冗余位存儲器236進行冗余補救是經(jīng)由OR門224將禁止部225置為有效，不向第1存儲器芯片輸出時序信號，以此抑制第1存儲器芯片的工作。依照此種方式，能夠從多個存儲器芯片同時輸出數(shù)據(jù)，即能夠防止數(shù)據(jù)的沖突。
圖13是表示冗余比較電路的電路結構的一個實例的圖。冗余比較電路是用來存儲進行冗余補救的地址并將指定的地址與存儲的地址進行比較的電路，用于圖12所示的冗余行比較器221、冗余列比較器222、以及地址比較器223。冗余比較電路包含缺陷地址存儲單元即存儲單元241和將指定的地址與存儲單元241存儲的地址進行比較的比較單元即一致判定部242。
鎖存或非易失性存儲器等存儲單元241在表示進行冗余補救的冗余補救信號變?yōu)榧せ顣r，指示執(zhí)行對輸入的地址進行存儲。在該實例中表示了對冗余補救地址本身進行存儲的情況。進行以位為單位的冗余補救的地址比較器223的存儲單元241存儲全部地址信號值。冗余行比較器221和冗余列比較器222的存儲單元241存儲分別進行冗余補救的行地址和進行冗余補救的列地址。
圖14是表示冗余比較電路的電路結構的另一個實例的圖。是與圖13所示的冗余比較電路不同的方式，對利用解碼器243將輸入的地址解碼后的解碼輸出，在反熔絲存儲單元244等之中存儲有無冗余補救。在這種方式的情況下，地址的解碼與存儲一次完成，因此適用于對行或列進行冗余補救時等。
圖15是表示圖14所示的反熔絲存儲單元244的電路結構的圖。反熔絲245在存儲解碼器243的輸出之前呈高阻抗，但存儲解碼器243的輸出后，變?yōu)榈妥杩埂ｋ娮杵?46是用來穩(wěn)定存儲前的狀態(tài)的電阻。電阻器246比沒有存儲解碼器243的輸出時的反熔絲245的阻抗低，但具有足夠高于存儲了解碼器243的輸出時的反熔絲245的阻抗。
晶體管247是用來使反熔絲245中存儲解碼器243的輸出的晶體管。電源248是用來使反熔絲245中存儲解碼器243的輸出的電源。向反熔絲245中的存儲是通過置為不想存儲解碼器243的輸出的狀態(tài)即置為High電平、將存儲執(zhí)行的信號置為激活而使晶體管247導通、在反熔絲245的兩端施加反熔絲的工作電壓而進行的。在反熔絲245的兩端施加反熔絲的工作電壓后，反熔絲245變?yōu)榈妥杩範顟B(tài)即存儲狀態(tài)。變?yōu)榇鎯顟B(tài)之后，解碼器的輸出與有存儲的狀態(tài)即High電平時的輸出一致。
圖16是表示偽SRAM的讀出時的時序圖的一個實例的圖。表示了使用DRAM作為第1存儲器芯片的存儲單元和第2存儲器芯片的冗余存儲器單元作為偽SRAM進行工作時，相關信號的時序。
相關信號有用來選擇第1存儲器芯片的芯片選擇CS信號、用來指定讀出或寫入的RW信號、用來指定地址的A0～A7信號、行讀出時序即RAS_RD_CON信號、行重寫時序即RAS_PC_CON信號、列讀出時序即RD_CON信號、列寫入時序即WR_CON信號、以及數(shù)據(jù)信號即D0信號。CS信號、RW信號、和A0～A7信號是去往存儲器裝置1的輸入信號，D0信號是去往存儲器裝置1的輸入信號和來自存儲器裝置1的輸出信號。RAS_RD_CON信號、RAS_PC_CON信號、RD_CON信號、以及WR_CON信號是從第2存儲器芯片的控制邏輯器向冗余存儲器芯片的輸入信號。
CS信號為激活即High電平期間，RW信號呈表示讀出的High電平。地址A0～地址A7信號在CS信號激活期間指定應讀出的地址。緊接著CS信號，行讀出時序RAS_RD_CON信號變?yōu)榧せ詈?，從存儲了?shù)據(jù)的存儲單元的行中讀出數(shù)據(jù)。利用RAS_RD_CON信號從行中讀出數(shù)據(jù)結束后，RD_CON信號變?yōu)榧せ?，讀出的1行之中由地址信號指定的列的數(shù)據(jù)被輸出到D0信號。
從DRAM的數(shù)據(jù)讀出因為是破壞性讀出，需要將讀出的行的數(shù)據(jù)寫回去。該數(shù)據(jù)回寫是通過在CS信號變?yōu)榉羌せ罴碙ow電平時將RAS_PC_CON信號置為激活而執(zhí)行的，不需要從存儲器裝置1的外部提供特別的信號。
圖17是表示偽SRAM的寫入時的時序圖的一個實例的圖。相關信號是與圖16所示信號相同的信號。在CS信號為激活的期間，RW信號呈表示寫入的Low電平。地址A0～地址A7信號在CS信號激活期間指定應寫入的地址。緊接著CS信號，RAS_RD_CON信號變?yōu)榧せ詈?，從包含寫入?shù)據(jù)的地址的行中讀出數(shù)據(jù)。
其次，利用RAS_RD_CON信號從行中讀出數(shù)據(jù)結束后，列寫入時序WR_CON信號變?yōu)榧せ睿x出的1行之中由地址信號指定的列的數(shù)據(jù)覆蓋寫到由D0信號提供的值中。包含被覆蓋的值的1行數(shù)據(jù)的寫入與讀出時的回寫同樣地在CS信號變?yōu)榉羌せ顣r將RAS_PC_CON信號置為激活而執(zhí)行，不需要從存儲器裝置1的外部提供特別的信號。
圖18是表示偽SRAM的讀出、變更、寫入時的時序圖的一個實例的圖。讀出、變更、寫入是在1個存儲器周期內(nèi)執(zhí)行數(shù)據(jù)的讀出和數(shù)據(jù)的寫入。相關信號是與圖16所示信號相同的信號。在CS信號為激活的期間，RW信號呈表示最初讀出的High電平，接著變?yōu)楸硎緦懭氲腖ow電平。地址A0～地址A7信號在CS信號激活期間指定應讀出和寫入的地址。
緊接著CS信號，RAS_RD_CON信號變?yōu)榧せ詈?，從存儲了?shù)據(jù)的存儲單元的行中讀出數(shù)據(jù)。利用RAS_RD_CON信號從行中讀出數(shù)據(jù)結束后，RD_CON信號變?yōu)榧せ?，讀出的1行之中由地址信號指定的列的數(shù)據(jù)被輸出到D0信號。
為了寫入數(shù)據(jù)，RW信號變?yōu)楸硎緦懭氲腖ow電平后，RD_CON信號變?yōu)榉羌せ?，同時，停止向D0信號輸出數(shù)據(jù)。接著，將WR_CON信號置為激活，使用D0信號所指示的數(shù)據(jù)進行覆蓋。包含被覆蓋的數(shù)據(jù)的1行數(shù)據(jù)的回寫與讀出時的回寫同樣地在CS信號變?yōu)榉羌せ顣r將RAS_PC_CON信號置為激活而執(zhí)行的，不需要從存儲器裝置1的外部提供特別的信號。
這些工作利用控制邏輯器生成的時序執(zhí)行。信號時序的調整可通過使用延遲線或CR(Capacitor Resistor電容電阻)延遲發(fā)生電路等來實現(xiàn)。
圖19是表示圖1所示的存儲器裝置1的外觀的一個實例的立體圖。存儲器裝置1由4個第1存儲器芯片10和1個第2存儲器芯片20在厚度方向上層疊而成，這些存儲器芯片被固定在支撐臺19上。在存儲器裝置1中，各存儲器芯片的端子通過在厚度方向貫穿各存儲器芯片而設置的電極如圖1所示電連接。依照此種方式，通過將各存儲器芯片在厚度方向上層疊并連接，能夠將信號傳播的時間差縮至極小。圖6所示的存儲器裝置2的一個實例的外觀也與圖19所示的立體圖相同。
圖20A和圖20B是表示實施方式不同的存儲器芯片的信號接收時序的圖。橫軸表示時間，縱軸表示電壓。圖20A是表示對將多個存儲器芯片平面式配置而安裝的存儲器裝置，從外部提供信號的情況下的各存儲器芯片的輸入端子的信號波形的圖。各存儲器芯片的信號接收時序相對于來自外部的信號即驅動器的輸出波形偏移存儲器芯片尺寸大小的量。
圖20B是表示對于將多個存儲器芯片按縱向即厚度方向層疊而安裝的存儲器裝置，從外部提供信號的情況下的各存儲器芯片的輸入端子的信號波形的圖。各存儲器芯片之間的距離僅為存儲器芯片的厚度大小，信號傳播的時間差極小，因此，圖20B中全部存儲器芯片以相同時序接收信號。即，能夠將全部存儲器芯片當做1個存儲器芯片那樣進行控制。
依照此種方式，存儲器裝置1和存儲器裝置2由不具有冗余用存儲器的第1存儲器芯片和由對存儲裝置整體進行存儲器控制的邏輯器以及冗余用的存儲器構成的第2存儲器芯片構成，信號線配置為能夠對存儲裝置整體的存儲器空間進行控制。存在于第1存儲器芯片中的錯誤位全部通過第2存儲器芯片的冗余存儲器進行補救。經(jīng)由第2存儲器芯片連接到外部電路，由此易于進行冗余補救后的位置換。
第2存儲器芯片進行冗余補救時，在執(zhí)行第2存儲器芯片的存儲器控制的邏輯器中包含對第1存儲器芯片的工作進行抑制的邏輯器，由此，第1存儲器芯片中無需搭載對錯誤位進行分離的邏輯器。由此，第1存儲器芯片不具備冗余用存儲器，并且只搭載進行錯誤位分離的簡單邏輯器即可。因此，第1存儲器芯片的尺寸能夠以最小的芯片尺寸實現(xiàn)同一容量。
進一步，采用將控制多個存儲器芯片的控制邏輯器匯集到1個存儲器芯片上的形式進行設置，將多個存儲器芯片沿厚度方向層疊，由此不會產(chǎn)生信號傳播的時間差，從其他存儲器芯片看來，也能夠實現(xiàn)與在同一存儲器芯片內(nèi)具備控制邏輯器相同的工作。
在針對具有相同的統(tǒng)計上的雜亂無序而發(fā)生的事件執(zhí)行取多個平均的操作的情況下，由統(tǒng)計學可知，其平均值相同，其標準偏差為取平均的次數(shù)的平方根的倒數(shù)與之相乘得到的值。即，取平均的次數(shù)越多，標準偏差越小。這意味著分布更集中接近平均值的位置。即，錯誤位數(shù)的分布應該更集中于接近平均值的部分。
因此，在利用冗余用存儲器補救錯誤位時，如果使其也可以使用其他存儲器芯片上搭載的冗余用存儲器，則與取多個平均的情況相同，錯誤位數(shù)可以按照集中于平均值附近的方式處理，因此，能夠實現(xiàn)冗余存儲器的存儲容量最優(yōu)化。
在將不具有冗余用存儲器的多個第1存儲器芯片和具有冗余用存儲器的第2存儲器芯片層疊的情況下，第2存儲器芯片中應設置的冗余用存儲器的存儲容量是第1存儲器芯片中存在的錯誤位的合計數(shù)，因此能夠集中于平均數(shù)來求取。
以上，作為DRAM的層疊存儲器進行了說明，但本申請的發(fā)明的應用并不限于DRAM，在其他存儲方式的存儲器裝置、容量中也可以實施。
本發(fā)明只要不脫離其精神和主要特征，可以以其他各種各樣的方式實施。因此，上述的實施方式在各個方面都只是示例，本發(fā)明的范圍如權利要求書所示，不受說明書文本的限制。進一步，在權利要求書范圍內(nèi)的變形或改變都屬于本發(fā)明。
權利要求
1.一種存儲器裝置，其特征在于，包含存儲器搭載單元，其是在厚度方向層疊構成的多個存儲器搭載單元(10a～10d、20、100a～100d、200)，具有存儲數(shù)據(jù)的存儲單元(11)和用來存儲該存儲單元(11)的缺陷部分中應存儲的數(shù)據(jù)的冗余存儲器單元(22、26)這兩者之中的至少1個，當無法將上述存儲單元的缺陷部分的存儲器空間分配給具備有上述缺陷部分的存儲單元的存儲器搭載單元的冗余存儲單元時，將上述缺陷部分的存儲器空間分配給其他存儲器搭載單元的冗余存儲單元。
2.如權利要求1所述的存儲器裝置，其特征在于，上述多個存儲器搭載單元(10a～10d、20、100a～100d、200)具備具有上述存儲單元(11)但不具有上述冗余存儲單元的第1存儲器搭載單元(10a～10d、100a～100d)；以及具有上述冗余存儲單元(22、26)但不具有上述存儲單元的第2存儲器搭載單元(20、200)，上述第2存儲器搭載單元(20、200)具有控制單元(21、25)，其進一步將上述第1存儲器搭載單元(10a～10d、100a～100d)具備的存儲單元(11)的缺陷部分的存儲器空間分配給上述第2存儲器搭載單元(20、200)的冗余存儲單元(22、26)，控制對上述第1存儲器搭載單元(10a～10d、100a～100d)的存儲單元(11)及上述第2存儲器搭載單元(20、200)的冗余存儲單元(22、26)的數(shù)據(jù)寫入和讀出，上述多個存儲器搭載單元(10a～10d、20、100a～100d、200)具備1個或多個上述第1存儲器搭載單元(10a～10d、100a～100d)；以及1個上述第2存儲器搭載單元(20、20)。
3.如權利要求2所述的存儲器裝置，其特征在于，上述第1存儲器搭載單元(10a～10d、100a～100d)具有存儲用來識別第1存儲器搭載單元(10a～10d、100a～100d)的識別編號的識別編號存儲單元(15、17)，上述控制單元(21、25)將基于上述識別編號特定的存儲器空間分配給將對應的識別編號存儲到上述識別編號存儲單元(15、17)中的上述第1存儲器搭載單元(10a～10d、100a～100d)的存儲單元(11)。
4.如權利要求2所述的存儲器裝置，其特征在于，上述第1存儲器搭載單元(100a～100d)具有為了選擇第1存儲器搭載單元(100a～100d)而能夠預先設定的芯片選擇單元(49)，上述控制單元(25)將與上述每個芯片選擇單元(49)對應起來分割的存儲器區(qū)間分配給利用上述芯片選擇單元(49)選擇的第1存儲器搭載單元(100a～100d)的存儲單元(11)。
5.如權利要求2～4的任意一個所述的存儲器裝置，其特征在于，具有缺陷地址存儲單元，存儲表示上述第1存儲器搭載單元(10a～10d、100a～100d)所具有的存儲單元(11)的缺陷部分位置的地址；以及比較單元，將上述缺陷地址存儲單元中存儲的地址與讀出和寫入數(shù)據(jù)的地址進行比較，上述控制單元(21、25)在利用上述比較單元所比較的地址一致時，取代上述第1存儲器搭載單元(10a～10d、100a～100d)的存儲單元(11)，對上述第2存儲器搭載單元(20、200)的冗余存儲單元(22、26)的對應地址進行數(shù)據(jù)讀出或寫入。
全文摘要
第1存儲器芯片(10a～10d)具有作為用來存儲數(shù)據(jù)的存儲單元的存儲器單元，但不具有作為用來補救存儲單元的錯誤位的冗余存儲單元的冗余存儲器單元。進一步，只具有最低限度的邏輯器，以便利用第2存儲器芯片的控制邏輯器進行工作。第2存儲器芯片(20)既具有進行存儲器單元和冗余存儲器單元等存儲器控制的控制邏輯器，也具有用來補救第1存儲器芯片(10a～10d)的錯誤位的冗余存儲器單元。存儲器裝置1將第1存儲器芯片和第2存儲器芯片層疊而構成。
文檔編號G11C29/00GK1767054SQ20051010405
公開日2006年5月3日 申請日期2005年9月14日 優(yōu)先權日2004年9月14日
發(fā)明者佐藤知稔 申請人:夏普株式會社