專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置及半導(dǎo)體存儲(chǔ)裝置，尤其是涉及在非易失性存儲(chǔ)器或系統(tǒng)LSI(微型計(jì)算機(jī)等)上安裝的單片存儲(chǔ)器。
背景技術(shù)：
以高速、高度集成的非易失性存儲(chǔ)器為目標(biāo)，相變存儲(chǔ)器的開發(fā)正在進(jìn)展中。對于相變存儲(chǔ)器，在非專利文獻(xiàn)1、2、3或?qū)＠墨I(xiàn)1中有所記述。例如，如非專利文獻(xiàn)1所示，在相變存儲(chǔ)器中，采用被稱為硫族化合物材料的相變材料作為電阻性的存儲(chǔ)元件，利用該存儲(chǔ)元件的電阻因相變材料的狀態(tài)不同而不同這一點(diǎn)，來存儲(chǔ)信息。通過使電流流過而發(fā)熱，從而使材料的狀態(tài)發(fā)生變化來進(jìn)行相變電阻的改寫。也被稱為復(fù)位(RESET)動(dòng)作的高電阻化(非晶化)通過保持在較高溫度下來進(jìn)行，也被稱為設(shè)置(SET)動(dòng)作的低電阻化(結(jié)晶化)通過在足夠的期間保持較低溫度來進(jìn)行。相變材料的讀出動(dòng)作在不使相變電阻的狀態(tài)發(fā)生變化的范圍內(nèi)通過流過電流來進(jìn)行。
在非專利文獻(xiàn)2及專利文獻(xiàn)1中，對相變電阻的特性進(jìn)行了記述。并且，在非專利文獻(xiàn)3中，對由相變電阻和NMOS晶體管構(gòu)成的存儲(chǔ)器單元進(jìn)行了記載。
在這些文獻(xiàn)中，不限于高速的ROM(Read-Only Memory)，還記述了非易失性RAM(Random Access Memory)的可能性，也言及到同時(shí)具有ROM和RAM的功能的綜合型存儲(chǔ)器的實(shí)現(xiàn)。由于相變存儲(chǔ)器中相變電阻的電極面積小的相變存儲(chǔ)器以小功率使相變電阻變化，所以容易定標(biāo)(scaling，スケ一リング)。另外，由于相變電阻變化大，所以可實(shí)現(xiàn)高速的讀出動(dòng)作。根據(jù)這些理由，期待實(shí)現(xiàn)基于相變存儲(chǔ)器的高速非易失性存儲(chǔ)器。
在實(shí)現(xiàn)同樣的高速非易失性存儲(chǔ)器的目的下，提出了在存儲(chǔ)元件中使用強(qiáng)電介質(zhì)材料的強(qiáng)電介質(zhì)存儲(chǔ)器。強(qiáng)電介質(zhì)存儲(chǔ)器在存儲(chǔ)元件的電容器的絕緣材料中使用強(qiáng)電介質(zhì)材料，利用其極化狀態(tài)來存儲(chǔ)信息。對存儲(chǔ)元件施加電壓，使其極化狀態(tài)發(fā)生變化來進(jìn)行強(qiáng)電介質(zhì)存儲(chǔ)器的改寫。在專利文獻(xiàn)2中指出如下技術(shù)問題在強(qiáng)電介質(zhì)存儲(chǔ)器中，在電源斷開中途在存儲(chǔ)元件的電容器的兩端產(chǎn)生了電位差時(shí)，強(qiáng)電介質(zhì)的極化逆轉(zhuǎn)，存儲(chǔ)的數(shù)據(jù)被破壞。作為其解決方案，公開了使全部字線為非選擇電平的內(nèi)部電路。另外，在專利文獻(xiàn)3中指出如下技術(shù)問題在電源接通時(shí)，在存儲(chǔ)元件的電容器的兩端產(chǎn)生電位差，強(qiáng)電介質(zhì)的極化逆轉(zhuǎn)，存儲(chǔ)的數(shù)據(jù)被破壞。作為其解決方案，公開了使位線和陽極(プレ-ト)線為同電位的技術(shù)。
非專利文獻(xiàn)1IEEE國際固態(tài)電路會(huì)議，技術(shù)論文文摘，第202頁-第203頁(2002年)(2002 IEEE International Solid-state CircuitsConference，Digest of Technical Papers，pp.202-203.)非專利文獻(xiàn)2IEEE國際電子設(shè)備會(huì)議，技術(shù)文摘，第923頁-第926頁(2002年)(2002 IEEE International Electron Devices Meeting，Technical Digest，pp.923-926.)非專利文獻(xiàn)3非易失性半導(dǎo)體存儲(chǔ)器專題學(xué)術(shù)討論會(huì)，技術(shù)論文文摘，第91頁-第92頁(2003年)(2003 Non-Volatile SemiconductorMemory Workshop，Digest of Technical Papers，pp.91-92.)專利文獻(xiàn)1特開2003-100084號(hào)公報(bào)專利文獻(xiàn)2特開平8-124377號(hào)公報(bào)專利文獻(xiàn)3特開平8-124379號(hào)公報(bào)發(fā)明內(nèi)容本申請的發(fā)明人等在作出本申請的發(fā)明時(shí)，對相變元件的可靠性進(jìn)行了研究。在專利文獻(xiàn)2及專利文獻(xiàn)3所記載的強(qiáng)電介質(zhì)存儲(chǔ)器中，由于存儲(chǔ)元件是電容器、并利用其極化來存儲(chǔ)信息，所以在施加了電壓時(shí)數(shù)據(jù)被改寫。在存儲(chǔ)元件上產(chǎn)生意料之外的電位差時(shí)出現(xiàn)數(shù)據(jù)破壞。另一方面，在相變存儲(chǔ)器中，存儲(chǔ)元件是電阻，在電流流過并發(fā)熱時(shí)，數(shù)據(jù)被改寫。所謂強(qiáng)電介質(zhì)存儲(chǔ)器，由于進(jìn)行信息存儲(chǔ)和改寫的機(jī)制不同，所以即使產(chǎn)生意料之外的電位差，也不會(huì)與數(shù)據(jù)破壞有直接聯(lián)系，但可能存在相變元件獨(dú)特的數(shù)據(jù)破壞原因。本申請的發(fā)明人等對相變元件以特有的觀點(diǎn)就可靠性進(jìn)行了研究。發(fā)現(xiàn)如下問題相變元件是利用結(jié)晶狀態(tài)來存儲(chǔ)值的元件，尤其是非晶狀態(tài)通過加熱而結(jié)晶，從而會(huì)產(chǎn)生數(shù)據(jù)破壞。并且，新發(fā)現(xiàn)如下問題隨在電源的上升和下降時(shí)由噪聲導(dǎo)致的臨時(shí)流過存儲(chǔ)元件的電流或讀出時(shí)流過的電流而產(chǎn)生發(fā)熱，另外，由于反復(fù)發(fā)熱，慢慢進(jìn)行結(jié)晶，不久導(dǎo)致數(shù)據(jù)破壞。本發(fā)明要解決的技術(shù)問題是在電源的上升及下降時(shí)使流過存儲(chǔ)元件的電流為最小，從而抑制發(fā)熱。并且，通過抑制讀出時(shí)的發(fā)熱，實(shí)現(xiàn)具有高可靠性的存儲(chǔ)器。
簡單地說明本申請的說明書中公開的發(fā)明中代表性發(fā)明的概要如下。
第1，具有通過利用所施加的溫度使?fàn)顟B(tài)變化來存儲(chǔ)信息的存儲(chǔ)器單元和輸入輸出電路，在通電時(shí)，在電源電路接通之前斷開字線。
第2，具有通過利用所施加的溫度使?fàn)顟B(tài)變化來存儲(chǔ)信息的存儲(chǔ)器單元和輸入輸出電路，在通電時(shí)，在電源電路接通之前連接位線和源極線。
第3，具有通過利用所施加的溫度使?fàn)顟B(tài)變化來存儲(chǔ)信息的存儲(chǔ)器單元和輸入輸出電路，在連續(xù)讀出同一數(shù)據(jù)時(shí)，不接通字線地輸出預(yù)先讀出的數(shù)據(jù)。
第4，具有通過利用所施加的溫度使?fàn)顟B(tài)變化來存儲(chǔ)信息的存儲(chǔ)器單元和輸入輸出電路，在利用糾錯(cuò)電路檢測出錯(cuò)誤位時(shí)，再次寫入數(shù)據(jù)。
根據(jù)本發(fā)明，可實(shí)現(xiàn)高可靠性的存儲(chǔ)器。


圖1是表示應(yīng)用了本發(fā)明的電路圖的圖。
圖2是圖1所示電路的動(dòng)作波形圖。
圖3是詳細(xì)示出圖1的存儲(chǔ)器陣列的圖。
圖4是表示圖3的存儲(chǔ)器陣列中使用的存儲(chǔ)器單元的電路圖。
圖5是表示圖1的電源電壓接通檢測電路的詳情的圖。
圖6是表示圖1的電源電壓接通檢測電路的詳情的圖。
圖7是圖3示出的存儲(chǔ)器陣列的動(dòng)作波形圖。
圖8是圖3示出的存儲(chǔ)器陣列的另一動(dòng)作波形圖。
圖9是圖1中使用的電源電路的電路圖。
圖10是匯總電源電路的模式的圖。
圖11是表示圖3示出的存儲(chǔ)器陣列的另一實(shí)施例的電路圖。
圖12是表示在系統(tǒng)LSI中使用的情況下的實(shí)施例的框圖。
圖13是表示圖12中示出的系統(tǒng)LSI的另一實(shí)施例的電路圖。
圖14是表示圖3中示出的存儲(chǔ)器陣列的另一實(shí)施例的電路圖。
圖15是表示圖3中示出的存儲(chǔ)器陣列的另一實(shí)施例的電路圖。
圖16是圖15中示出的存儲(chǔ)器陣列的動(dòng)作波形圖。
圖17是表示圖3中示出的存儲(chǔ)器陣列的另一實(shí)施例的電路圖。
圖18是圖17中示出的存儲(chǔ)器陣列的動(dòng)作波形圖。
具體實(shí)施例方式
下面，參照附圖來說明本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的幾個(gè)最佳實(shí)例。構(gòu)成實(shí)施例的各功能塊的電路元件沒有特別的限制，利用眾所周知的CMOS(相補(bǔ)型MOS晶體管)等集成電路技術(shù)，在如單晶硅那樣的一個(gè)半導(dǎo)體基板上形成。在附圖中，MOS晶體管的基板電位的連接未特別寫明，但只要MOS晶體管在可正常動(dòng)作的范圍內(nèi)，則其連接方法不特別限定。另外，在沒有特別說明的情況下，信號(hào)的低電平為“L”，高電平為“H”。
如本申請的發(fā)明人等發(fā)現(xiàn)的那樣，在相變元件中，非晶狀態(tài)變?yōu)榻Y(jié)晶狀態(tài)的數(shù)據(jù)破壞是最大的問題，在電源的接通·斷開時(shí)或數(shù)據(jù)的讀出時(shí)產(chǎn)生。尤其是，在與CPU等形成于同一半導(dǎo)體上的存儲(chǔ)器中，電源接通時(shí)的CPU沒有被復(fù)位，控制信號(hào)的狀態(tài)不確定，并且，數(shù)據(jù)破壞特性存在元件間的差異，這都引起問題并且很嚴(yán)重。以下說明為解決這些問題的電路方式。
<通電時(shí)/斷電時(shí)的順序>
圖1表示本發(fā)明的芯片結(jié)構(gòu)，圖2(a)表示通電時(shí)的動(dòng)作波形，(b)表示斷電時(shí)的動(dòng)作波形。存儲(chǔ)器陣列ARRAY由多條字線WL和多條位線BL構(gòu)成，在字線WL和位線BL的交點(diǎn)處連接有存儲(chǔ)器單元CELL。各存儲(chǔ)器單元CELL連接于字線WL和位線BL上。各存儲(chǔ)器單元由N溝道型MOS晶體管和存儲(chǔ)元件構(gòu)成。存儲(chǔ)元件例如是被稱為相變元件的元件。分別在位線BL上連接放大器電路AMP，在字線WL上連接解碼器電路ADEC。在字線WL上還連接用于強(qiáng)制性地使字線WL為接地電位的N溝道型MOS晶體管MN1，柵極連接于控制信號(hào)PRV。電源電路由供給復(fù)位用電源的電源電路PSreset、供給設(shè)置用電源的電源電路PSset、供給讀出用電源的電源電路PSread這3種構(gòu)成。電源電路PSreset向存儲(chǔ)器陣列ARRAY供給復(fù)位電壓Vreset，向電源電路PSset供給設(shè)置電壓Vset，向電源電路PSread供給讀出用電壓Vread。向電源電路PSreset中輸入激活信號(hào)Creset，向電源電路PSset中輸入激活信號(hào)Cset，向電源電路PSread中輸入激活信號(hào)Cread。電源電壓檢測電路PRVNT是檢測出電源電壓已被供給，并向各電路輸出控制信號(hào)(Creset、Cset、Cread、PRV)的電路。通電時(shí)的動(dòng)作是，來自外部的電源電壓VDD從“L”變?yōu)椤癏”后，檢測電路PRVNT檢測出該情況，向強(qiáng)制性地使字線WL變?yōu)榻拥仉娢坏男盘?hào)PRV輸出“H”。之后，按信號(hào)Creset、信號(hào)Cset、Cread的順序變?yōu)椤癏”電平，從輸出電壓低的電源電路開始將其激活。通電的順序從低電壓的電源電路開始通常更安全，但3個(gè)同時(shí)通電或其他的順序都行。在全部的電源電路都穩(wěn)定時(shí)，使信號(hào)PRV從“H”變?yōu)椤癓”，斷開與字線WL的接地電位的連接。通過以上的動(dòng)作，可防止在通電時(shí)電流流向存儲(chǔ)元件，從而可防止因發(fā)熱所導(dǎo)致的數(shù)據(jù)破壞。
另外，在電源斷開時(shí)也同樣，通過強(qiáng)制性地使字線變?yōu)榻拥仉娢唬煞乐箶?shù)據(jù)破壞。圖2(b)中示出斷電時(shí)的動(dòng)作波形。來自外部的電源電壓VDD從“H”變?yōu)椤癓”后，檢測電路PRVNT_OFF檢測出該情況，向強(qiáng)制性地使字線WL變?yōu)榻拥仉娢坏男盘?hào)PRV_OFF輸出“H”。之后，按信號(hào)Creset、Cset、Cread的順序變?yōu)椤癓”電平，從輸出電壓高的電源電路開始使其失活。斷電的順序從高電壓的電源電路開始通常更安全，但3個(gè)同時(shí)斷電或其他的順序都行。通過以上動(dòng)作，可防止在斷電時(shí)電流流向存儲(chǔ)元件，從而可防止因發(fā)熱所導(dǎo)致的數(shù)據(jù)破壞。
并且，通過適當(dāng)?shù)卦O(shè)定通電和用于檢測出通電的電路的靈敏度，可以在不是實(shí)際的電源接通或斷開時(shí)，電源中進(jìn)入大的噪聲，從而在電源電壓為期望范圍外時(shí)，也可防止該噪聲破壞數(shù)據(jù)。
本發(fā)明的宗旨是，在電源電路不能穩(wěn)定地供給電源的期間，通過斷開通過存儲(chǔ)元件的電流通路，防止破壞所存儲(chǔ)的數(shù)據(jù)。使字線為接地電位、從而變?yōu)榉沁x擇是其中的一個(gè)實(shí)例。例如也可以是接地電位以外的電位，而且，即使電流通路的斷開伴隨著通?？紤]到的漏電也是允許的，象這樣可以考慮多種不脫離發(fā)明的宗旨的范圍內(nèi)的變更。
<存儲(chǔ)器陣列的構(gòu)成>
接著，利用圖3示出的存儲(chǔ)器陣列ARRAY1來說明圖1的存儲(chǔ)器陣列的詳細(xì)電路的一個(gè)實(shí)例。存儲(chǔ)器陣列ARRAY1作為單片存儲(chǔ)器安裝在微型計(jì)算機(jī)上，或安裝在非易失性存儲(chǔ)器單體上。存儲(chǔ)器單元陣列MEN_ARY由多條字線WL和多條位線BL構(gòu)成，在字線WL和位線BL的交點(diǎn)處連接有存儲(chǔ)器單元CELL。各存儲(chǔ)器單元CELL如在存儲(chǔ)器單元CELL00中所例示的那樣，在節(jié)點(diǎn)N1與字線WL連接，在節(jié)點(diǎn)N2中與位線BL連接，在節(jié)點(diǎn)N3與接地電位連接。在圖4(a)和(b)中示出各存儲(chǔ)器單元CELL的詳情。各存儲(chǔ)器單元由N溝道型MOS晶體管MN00和作為存儲(chǔ)元件的PCM00構(gòu)成。存儲(chǔ)元件PCM00例如是被稱為相變元件的元件，例如是以在結(jié)晶狀態(tài)下為10kΩ左右的低電阻、在非晶狀態(tài)下是100kΩ以上的高電阻為特征的元件。存儲(chǔ)元件PCM00可通過施加在存儲(chǔ)元件上的溫度使其狀態(tài)變化。具體地說，對存儲(chǔ)元件施加高溫使其熔化，通過驟冷變成非晶狀態(tài)，通過較長時(shí)間地施加低溫變成結(jié)晶狀態(tài)。將變?yōu)榉蔷顟B(tài)稱為復(fù)位動(dòng)作，將變?yōu)榻Y(jié)晶狀態(tài)稱為設(shè)置動(dòng)作。對元件施加的溫度可通過變更流過存儲(chǔ)元件PCM00的電流值以及流過電流時(shí)間來改變。在N溝道型MOS晶體管MN00的柵極上經(jīng)節(jié)點(diǎn)N1連接字線WL，控制成在選擇狀態(tài)下使N溝道型MOS晶體管為導(dǎo)通狀態(tài)，在非選擇狀態(tài)下為截止?fàn)顟B(tài)。另外，本實(shí)施例的存儲(chǔ)器單元根據(jù)存儲(chǔ)元件PCM00的電阻值、換言之，根據(jù)從位線流到源極線的電流值的大小來讀出信息。因而，可以如(a)所示，相變元件PCM00的一個(gè)端子經(jīng)節(jié)點(diǎn)N3連接于接地電位，也可以如圖(b)所示，PCM00的一個(gè)端子經(jīng)節(jié)點(diǎn)N2連接于位線。在本說明書中，只要未特別言及，就使用圖(b)中示出的存儲(chǔ)器單元。
在圖4(c)和(d)中示出存儲(chǔ)器單元CELL的另一實(shí)施例。各存儲(chǔ)器單元由PNP型雙極晶體管BP00和作為存儲(chǔ)元件的PCM00構(gòu)成。存儲(chǔ)元件PCM00例如是被稱為相變元件的元件，例如是以在結(jié)晶狀態(tài)下是10kΩ左右的低電阻、在非晶狀態(tài)下是100kΩ以上的高電阻為特征的元件。在PNP型雙級晶體管BP00的基極上，經(jīng)節(jié)點(diǎn)N1連接字線WL，控制成在選擇狀態(tài)下使PNP型雙級晶體管BP00為導(dǎo)通狀態(tài)，在非選擇狀態(tài)下為截止?fàn)顟B(tài)。另外，本實(shí)施例的存儲(chǔ)器單元根據(jù)存儲(chǔ)元件PCM00的電阻值、換言之，根據(jù)從位線流到源極線的電流值的大小來讀出信息。因而，可以如圖(c)所示，相變元件PCM00的一個(gè)端子經(jīng)節(jié)點(diǎn)N3連接于接地電位，另一端子連接于PNP型雙極晶體管BP00的集電極，也可以如(d)所示，PCM00的一個(gè)端子經(jīng)節(jié)點(diǎn)N2連接于位線，另一端子連接于PNP型雙極晶體管BP00的發(fā)射極。在本說明書中，只要未特別言及，就使用(d)中示出的存儲(chǔ)器單元。
返回圖3，繼續(xù)說明存儲(chǔ)器陣列的詳細(xì)電路。在字線WL上連接有字驅(qū)動(dòng)器電路(WD0、WD1)。字驅(qū)動(dòng)器電路(WD0、WD1)排列成列狀，形成字驅(qū)動(dòng)器陣列WD_ARY。例如，字驅(qū)動(dòng)器電路WD0由選擇字線WL0的N溝道型MOS晶體管MN10、P溝道型MOS晶體管MP10、和強(qiáng)制性地使字線WL0為0V的N溝道型MOS晶體管MN2構(gòu)成，通過解碼器電路，選擇1條字線WL。N溝道型MOS晶體管MN2的柵極連接于控制信號(hào)PRV。向解碼器電路ADEC中輸入地址XADD。
在位線BL上連接有讀出用預(yù)充電電路PCR。讀出用預(yù)充電電路PCR配置成行狀，構(gòu)成預(yù)充電電路陣列PC_ARY。具體地說，例如，預(yù)充電電路PCR0由P溝道型MOS晶體管MP20構(gòu)成，分別在漏電極上連接位線BL0，在柵電極上連接控制信號(hào)PC0，在源電極上連接讀出用電源電位線Vread。另外，讀出用預(yù)充電電路PCR每隔一個(gè)連接于控制信號(hào)線(PC0、PC1)上。
在位線BL上還連接有列選擇電路YS。列選擇電路YS配置成行狀，構(gòu)成列選擇電路陣列YS_ARY。具體地說，例如，列選擇電路YS0由P溝道型MOS晶體管(MP30、MP31)構(gòu)成，分別在P溝道型MOS晶體管MP31的漏電極上連接位線BL0，在柵電極上連接控制信號(hào)YSR0，在源電極上連接讀出放大器電路SA0。另外，分別在P溝道型MOS晶體管MP30的漏電極上連接位線BL0，在柵電極上連接控制信號(hào)YSW0，在源電極上連接寫入放大器電路WA0。列選擇電路YS每隔1個(gè)連接于控制信號(hào)線(YSR0或YSR1、YSW0或YSW1)上。因此，每隔1個(gè)地控制被并行讀出、或?qū)懭氲奈痪€BL。即，與進(jìn)行讀出動(dòng)作或?qū)懭雱?dòng)作的存儲(chǔ)器單元相鄰的存儲(chǔ)器單元一定為非選擇狀態(tài)。因此，發(fā)熱的存儲(chǔ)器單元為每隔1個(gè)設(shè)置，可防止局部發(fā)熱，從而可實(shí)現(xiàn)半導(dǎo)體集成電路的穩(wěn)定動(dòng)作的提高。
讀出放大器電路SA通過激活信號(hào)SA_EN來放大數(shù)據(jù)，向數(shù)據(jù)總線RDATA輸出。寫入放大器電路WA通過數(shù)據(jù)總線WDATA和控制信號(hào)WA_CONT，向位線BL供給適當(dāng)?shù)碾妷?。讀出放大器電路SA和寫入放大器電路WA排列成行狀，形成放大器陣列AMP_ARY。
讀出放大器電路SA由以下構(gòu)成由N溝道型MOS晶體管(MN40、MN41、MN42)和P溝道型MOS晶體管(MP43、MP44)構(gòu)成的讀出放大器部；由P溝道型MOS晶體管(MP40、MP41、MP42)構(gòu)成的讀出放大器預(yù)充電部；由P溝道型MOS晶體管MP45構(gòu)成的基準(zhǔn)用Y開關(guān)部；和由反相器電路INV0構(gòu)成的輸入電路。讀出放大器部是由P溝道型MOS晶體管(MP43、MP44)和N溝道型MOS晶體管(MN40、MN41)構(gòu)成的觸發(fā)器、和使讀出放大器激活的N溝道型MOS晶體管MN42構(gòu)成的鎖存型讀出放大器電路。在N溝道型MOS晶體管MN42的柵電極上連接有激活信號(hào)SA_EN。讀出放大器預(yù)充電部由讀出用電源線Vread、連接讀出放大器部的內(nèi)部節(jié)點(diǎn)的P溝道型MOS晶體管(MP40、MP41)、和平衡讀出放大器部的內(nèi)部節(jié)點(diǎn)的P溝道型MOS晶體管MP42構(gòu)成。在P溝道型MOS晶體管(MP40、MP41、MP42)的柵電極上連接控制信號(hào)PC_AMP。基準(zhǔn)用Y開關(guān)部的P溝道型MOS晶體管MP45的柵電極連接于控制信號(hào)YS_AMP，源電極連接于作為基準(zhǔn)電壓的VREF。在本實(shí)施例中，讀出電壓Vread為比電源電位小的電壓，例如0.5V。另外，基準(zhǔn)電位VREF為讀取電源電位與接地電位之間的電位。
寫入放大器電路WA0由以下構(gòu)成向位線BL提供復(fù)位用電壓Vreset的P溝道型MOS晶體管MP46和向位線BL提供設(shè)置用電壓Vset的P溝道型MOS晶體管MP47；和根據(jù)寫入數(shù)據(jù)總線WDATA的值和控制信號(hào)WA_CONT，控制P溝道型MOS晶體管(MP46、MP47)的柵電極的控制電路WCONT。
控制電路CNTL從存儲(chǔ)器陣列ARRAY外部接收控制信號(hào)(SETEND、RESETEND、YADD、CNT)，生成并輸出控制信號(hào)(PC、YSR、YSW、WA_CONT、SA_EN、PC_AMP、YS_AMP)。
圖5中示出電源電壓檢測電路PRVNT。PRVNT由N溝道型MOS晶體管MNC0和電容(C0、C1)、控制電路PR_CONT構(gòu)成。電容C0連接于作為外部電源的電源電壓VDD和N溝道型MOS晶體管MNC0的漏電極PRV，電容C1連接于接地電位和N溝道型MOS晶體管MNC0的柵電極INVS。電容C0為比連接于PRV的寄生電容大的值，電容C1為比連接于INVS的寄生電容大的值。因此，在電源電壓VDD從“L”變?yōu)椤癏”時(shí)，PRV變?yōu)榕c電源電壓幾乎相同的值，INVS維持接地電位。
向控制電路PR_CONT中輸入PRV，輸出INVS、Creset、Cset、Cread。
圖6中示出檢測出電源斷開的電源電壓檢測電路PRVNT_OFF。PRVNT_OFF由P溝道型MOS晶體管MPC1、N溝道型MOS晶體管MNC1、電容(C2、C3)、電阻(R2、R3)、控制電路PR_CONT_OFF構(gòu)成。電容C3連接于作為外部電源的電源電壓VDD、P溝道型MOS晶體管MPC1和N溝道型MOS晶體管MNC1的柵電極INVS_OFF，電容C2連接于電阻R2和P溝道型MOS晶體管MPC1的源電極。P溝道型MOS晶體管MPC1和N溝道型MOS晶體管MNC1的漏電極連接于信號(hào)PRV_OFF，信號(hào)PRV_OFF在連接于控制電路PR_CONT_OFF的同時(shí)，與PRV同樣地被輸入存儲(chǔ)器陣列中，進(jìn)行控制以在電源斷開時(shí)電流不流過相變元件PCM。另外，為了在電源接通時(shí)分別為電源電位電平，電阻R3連接INVS_OFF，電阻R2連接P溝道型MOS晶體管MCP1的源電極。
電容C3為比連接于PRV_OFF的寄生電容大的值，電容C3為比連接于INVS_OFF的寄生電容大的值。這樣，在電源電壓VDD從“H”變?yōu)椤癓”時(shí)，INVS_OFF變?yōu)榻拥仉娢?，PRV_OFF變?yōu)榕c電源電壓幾乎相同的值。
向控制電路PR_CONT_OFF中輸入PRV_OFF，輸出Creset、Cset、Cread。
<動(dòng)作方式>
用圖7說明詳細(xì)動(dòng)作。通電時(shí)(POWER UP)外部電源電壓VDD從“L”變?yōu)椤癏”后，檢測電路PRVNT檢測出該情況，信號(hào)PRV變?yōu)椤癏”。由此，N溝道型MOS晶體管(MN2、MN3)導(dǎo)通，強(qiáng)制性地使全部字線變?yōu)榻拥仉娢唬蔀榉沁x擇狀態(tài)。之后，按信號(hào)Cread、信號(hào)Cset、信號(hào)Creset的順序變?yōu)椤癏”電平，從輸出電壓低的電源電路開始使其激活。在全部的電源電路穩(wěn)定后，通過控制電路PR_CONT使INVS從“L”變?yōu)椤癏”，從而使信號(hào)PRV從“H”變?yōu)椤癓”，解除與字線WL的接地電位的強(qiáng)制性連接。
之后，進(jìn)行通常的動(dòng)作。
在本實(shí)施例中，說明的是向存儲(chǔ)器單元CELL00中寫入數(shù)據(jù)“1”、向存儲(chǔ)器單元CELL11中寫入數(shù)據(jù)“0”的情況。數(shù)據(jù)“1”是設(shè)置相變元件，使電阻值為1KΩ～10KΩ。數(shù)據(jù)“0”是使相變元件復(fù)位，使電阻值為100KΩ～1MΩ。首先執(zhí)行設(shè)置動(dòng)作SET。輸入地址ADD和寫入數(shù)據(jù)WDATA0。地址ADD分為輸入到解碼器電路ADEC中的X坐標(biāo)地址XADD和輸入到控制電路CNTL中的Y坐標(biāo)地址YADD。X坐標(biāo)地址由解碼器電路ADEC解碼，被選擇的1條字線WL從“L”轉(zhuǎn)變成“H”。在本實(shí)施例中，字線WL0被選擇。Y坐標(biāo)地址YADD由控制電路CNTL解碼，成為選擇列的信號(hào)(YSW、YSR)。在本實(shí)施例中，寫入控制信號(hào)YSW0被選擇，從“H”轉(zhuǎn)變成“L”。
將寫入數(shù)據(jù)WDATA0輸入到寫入放大器電路WA0中，對應(yīng)于要寫入的數(shù)據(jù)向位線供給電壓。在寫入數(shù)據(jù)“1”時(shí)，向位線供給電壓Vset。在設(shè)置存儲(chǔ)元件所需的足夠長時(shí)間內(nèi)施加電壓之后，使字線WL0截止，結(jié)束寫入動(dòng)作。
接著執(zhí)行復(fù)位動(dòng)作RESET。地址ADD和寫入數(shù)據(jù)WDATA0變化，字線WL1和控制信號(hào)YSW1被選擇。由于要寫入數(shù)據(jù)“0”，所以向位線供給電壓Vreset。由于Vreset必須使存儲(chǔ)元件熔化，所以通常是比電壓Vset高的電壓。在使存儲(chǔ)元件復(fù)位所需的足夠長時(shí)間內(nèi)施加電壓之后，使字線WL1截止，結(jié)束寫入動(dòng)作。
圖3示出的設(shè)置結(jié)束信號(hào)SETEND是向控制電路CNTL在計(jì)測設(shè)置時(shí)間后通知設(shè)置結(jié)束的信號(hào)，復(fù)位結(jié)束信號(hào)RESETEND是在計(jì)測復(fù)位時(shí)間后向控制電路CNTL通知復(fù)位結(jié)束的信號(hào)。在圖7中未圖示出設(shè)置結(jié)束信號(hào)SETEND和控制電路CNTL的波形，但通常復(fù)位時(shí)間比設(shè)置時(shí)間短。
接著，說明讀出動(dòng)作READ。首先，從存儲(chǔ)器單元CELL00中進(jìn)行讀出，接著從存儲(chǔ)器單元CELL11中進(jìn)行讀出。
變化地址ADD，并選擇字線WL0和控制信號(hào)YSR0。使預(yù)充電控制信號(hào)PC0從“H”變?yōu)椤癓”，將位線BL0預(yù)充電到讀出用電壓Vread。另外，同時(shí)使控制信號(hào)PC_AMP也從“H”變?yōu)椤癓”，讀出放大器電路SA的內(nèi)部節(jié)點(diǎn)也進(jìn)行預(yù)充電。由于Vread是可以不破壞存儲(chǔ)元件地進(jìn)行讀出的電壓，所以通常是比Vset小的值。之后，使控制信號(hào)PCO從“L”變到“H”，電流從位線BL0通過存儲(chǔ)器單元CELL00流向接地電位。由于存儲(chǔ)器單元CELL00的存儲(chǔ)元件為設(shè)置狀態(tài)，電阻例如是1KΩ～10KΩ，所以位線的電壓較快地下降，變得比基準(zhǔn)電壓VREF小。之后，使讀出放大器激活信號(hào)SA_EN從“L”變?yōu)椤癏”，并放大位線BL0與基準(zhǔn)電位VREF的電位差。結(jié)果，向數(shù)據(jù)總線RDATA0輸出“1”。
接著，變化地址ADD，字線WL1和控制信號(hào)YSR1被選擇。使預(yù)充電控制信號(hào)PC1從“H”變?yōu)椤癓”，將位線BL1預(yù)充電到讀出用電壓Vread。另外，同時(shí)使控制信號(hào)PC_AMP也從“H”變?yōu)椤癓”，讀出放大器電路SA的內(nèi)部節(jié)點(diǎn)也進(jìn)行預(yù)充電。之后，使控制信號(hào)PC1從“L”變?yōu)椤癏”，電流從位線BL1通過存儲(chǔ)器單元CELL11流向接地電位。由于存儲(chǔ)器單元CELL11的存儲(chǔ)元件為復(fù)位狀態(tài)，電阻例如為100KΩ～1MΩ，所以位線的電壓幾乎沒有變化，仍比基準(zhǔn)電壓VREF大。之后，使讀出放大器激活信號(hào)SA_EN從“L”變?yōu)椤癏”，并放大位線BL1與基準(zhǔn)電位VREF的電位差。結(jié)果，向數(shù)據(jù)總線RDATA0輸出“0”。
在本實(shí)施例中，Vreset例如是1.5V，Vset是1.0V，Vread是0.5V，基準(zhǔn)電壓VREF是0.2V。
通過上面的動(dòng)作，可以防止在通電時(shí)電流流向存儲(chǔ)元件，從而可防止數(shù)據(jù)破壞。
在電源斷開時(shí)同樣，通過強(qiáng)制性地使全部字線為接地電位、成為非選擇狀態(tài)，可防止數(shù)據(jù)破壞。圖8中示出電源斷開時(shí)的動(dòng)作波形。通常動(dòng)作中，如圖7中已說明的那樣，斷電時(shí)(POWER OFF)外部電源電壓VDD從“H”變?yōu)椤癓”后，檢測電路PRVNT_OFF檢測出該情況，信號(hào)PRV_OFF變?yōu)椤癏”。由此，N溝道型MOS晶體管(MN2，MN3)導(dǎo)通，全部字線被強(qiáng)制性地變?yōu)榻拥仉娢?，變成非選擇狀態(tài)。之后，按信號(hào)Creset、信號(hào)Cset、信號(hào)Cread的順序變?yōu)椤癓”電平，從輸出電壓低的電源電路開始依次斷開。通過以上動(dòng)作，在電源斷開時(shí)，在斷開全部的電源電路之前，強(qiáng)制性地使全部字線WL為接地電位、成為非選擇狀態(tài)，從而可以防止電流向存儲(chǔ)元件流入，可防止數(shù)據(jù)破壞。
<電源電路方式>
用圖9說明電源電路。在本實(shí)施例中，電壓為Vreset＞VDD＞Vset＞Vread的大小關(guān)系，復(fù)位用電源電路PSreset由升壓電路構(gòu)成，設(shè)置用電源電路PSset和讀出用電源電路PSread由降壓電路構(gòu)成。從電源電壓檢測電路PRVNT分別向復(fù)位用電源電路PSreset連接控制信號(hào)Creset，向設(shè)置用電源電路PSset連接控制信號(hào)Cset，向讀出用電源電路PSread連接控制信號(hào)Cread。另外，分別由復(fù)位用電源電路PSreset向存儲(chǔ)器陣列ARRAY供給電壓Vreset，由設(shè)置用電源電路PSset向存儲(chǔ)器陣列ARRAY供給電壓Vset，由讀出用電源電路PSread向存儲(chǔ)器陣列ARRAY供給電壓Vread。
復(fù)位用電源電路PSreset是由充電泵電路CP、環(huán)型振蕩器OSC、基準(zhǔn)電壓產(chǎn)生電路Vref(reset)、比較電路CMP0構(gòu)成的升壓電路。另外，在環(huán)型振蕩器OSC上連接N溝道型MOS晶體管MN4，通過連接于柵電極上的信號(hào)Creset來使環(huán)型振蕩器導(dǎo)通·截止。本電路比較輸出電壓Vreset和產(chǎn)生基準(zhǔn)電壓Vref(reset)，在輸出電壓比基準(zhǔn)電壓小時(shí)，提高環(huán)型振蕩器OSC的速度，在輸出電壓比基準(zhǔn)電大時(shí)，降低速度。環(huán)型振蕩器OSC的輸出連接于充電泵CP，生成升壓電壓Vreset。在電源電壓VDD上升時(shí)，通過使信號(hào)Creset為“L”，環(huán)型振蕩器OSC截止，輸出電壓Vreset變?yōu)榻拥仉娢弧?br> 設(shè)置用電源電路PSset由基準(zhǔn)電壓產(chǎn)生電路Vref(set)、比較電路CMP1、作為輸出緩沖器的P溝道型MOS晶體管MP0構(gòu)成。另外，在MP0的柵電極上連接P溝道型MOS晶體管MP1，利用連接于MP1的柵電極上的信號(hào)Cset，使P溝道型MOS晶體管MP0的柵電極變成電源電壓VDD或浮動(dòng)。本電路比較輸出電壓Vset和生成的基準(zhǔn)電壓Vref(set)，根據(jù)其結(jié)果，控制輸出緩沖器P溝道型MOS晶體管MP0的柵電極。電源電壓VDD上升時(shí)，通過使信號(hào)Cset為“L”，P溝道型MOS晶體管MP0截止，輸出電壓Vset變?yōu)榻拥仉娢弧?br> 讀出用電源電路PSread由基準(zhǔn)電壓產(chǎn)生電路Vref(read)、比較電路CMP1、作為輸出緩沖器的P溝道型MOS晶體管MP2構(gòu)成。另外，在MP2的柵電極上連接P溝道型MOS晶體管MP3，利用連接于MP3的柵電極上的信號(hào)Cread，使P溝道型MOS晶體管MP2的柵電極變成電源電壓VDD或浮動(dòng)。本電路比較輸出電壓Vread和生成的基準(zhǔn)電壓Vref(read)，根據(jù)其結(jié)果，控制輸出緩沖器P溝道型MOS晶體管MP2的柵電極。電源電壓VDD上升時(shí)，通過使信號(hào)Cread變成“L”，P溝道型MOS晶體管MP2截止，輸出電壓Vread變成接地電位。
上述實(shí)例是電壓為Vreset＞VDD＞Vset＞Vread的情況，但除此之外的大小關(guān)系的情況如圖10所示，以內(nèi)部電路的動(dòng)作電壓VDD或輸入輸出端子的動(dòng)作電壓VDDQ為基礎(chǔ)，由升壓電路或降壓電路生成電壓Vreset、Vset、Vread。本實(shí)施例相當(dāng)于圖10的模式3。
由于復(fù)位需要大的電流，所以期望使用電源電壓VDD。另外，由于升壓電路的面積大，所以期望盡可能使用降壓電路。因而，模式2、9、15、16是理想的。
<其他的實(shí)施例>
圖11變更了圖3示出的存儲(chǔ)器陣列的一部分。不是在通電時(shí)強(qiáng)制性地使字線WL成為接地電位，而是連接位線BL和源極線SL的方式。在控制陣列PRV_ARY中行狀地配置有N溝道型MOS晶體管。N溝道型MOS晶體管MN5是連接位線BL0和源極線SL的晶體管，由控制信號(hào)PRV控制。
在通電時(shí)，PRV變成“H”，強(qiáng)制性地連接位線BL和源極線SL，可以防止電流流過存儲(chǔ)元件，從而防止數(shù)據(jù)破壞。有時(shí)源極線SL也會(huì)連接于接地電位，但即使在接地電位產(chǎn)生噪聲的情況下，在存儲(chǔ)元件中也沒有電流流過，可防止數(shù)據(jù)破壞。
源極線SL可以為與接地電位相同的電位，也可以按適當(dāng)?shù)膯挝辉O(shè)置源極線驅(qū)動(dòng)電路來進(jìn)行控制。在使源極線SL為接地電位時(shí)，通過在存儲(chǔ)器單元陣列上配置成面狀，可提高耐噪聲性能。通過按適當(dāng)?shù)膯挝粊碓O(shè)置源極線驅(qū)動(dòng)電路，可進(jìn)行極為細(xì)致的控制。
圖12是適用于系統(tǒng)LSI(ICI)的情況。ICI由輸入輸出電路IO、中央處理裝置CPU、存儲(chǔ)器模塊MEM_MOD、存儲(chǔ)器控制電路MEM_CNT、電源電路PSU構(gòu)成。CPU分別向存儲(chǔ)器模塊MEM_MOD提供地址ADD，向存儲(chǔ)器控制電路MEM_CNT提供寫入數(shù)據(jù)WD、寫入許可信號(hào)WE、讀出許可信號(hào)RE。另外，讀出數(shù)據(jù)RD和作為可訪問信號(hào)的READY信號(hào)從存儲(chǔ)器控制電路MEM_CNT向CPU輸出。存儲(chǔ)器控制電路MEM_CNT中包含計(jì)測設(shè)置時(shí)間的TIMER_SET、計(jì)測復(fù)位時(shí)間的TIMER_RESET電路和電源電壓檢測電路PRVNT。
電源電壓上升后，電源電壓檢測電路PRVNT檢測出該情況，使控制信號(hào)PRV為“H”，字線WL為接地電位，同時(shí)開始測量設(shè)置時(shí)間。在經(jīng)過設(shè)置時(shí)間后，使控制信號(hào)PRV為“L”，從接地電位斷開字線WL，可執(zhí)行通常的動(dòng)作。在設(shè)置時(shí)間的計(jì)測過程中，設(shè)置于電源電路PSU中的電源電路(PSreset、PSset、PSread)接通。另外，在使PRV為“L”時(shí)，同時(shí)輸出作為可訪問CPU的信號(hào)的READY信號(hào)，并傳送可訪問這一情況。
在相變存儲(chǔ)器中，由于電流流過相變元件幾ns后，數(shù)據(jù)被破壞，所以在電源電壓檢測電路從存儲(chǔ)器陣列分離的情況下，強(qiáng)制性地?cái)嚅_字線的信號(hào)發(fā)生延遲，從而數(shù)據(jù)被破壞的可能性變高。因此，研究出圖13中示出的方式。圖13變更了圖12的一部分，有多個(gè)電源電壓檢測電路PRVNT，按每2個(gè)存儲(chǔ)器陣列ARRAY有1個(gè)電源電壓檢測電路PRVNT的比例來設(shè)置。例如，電源電壓檢測電路PRVNT0控制存儲(chǔ)器陣列ARRAY00和ARRAY01。這樣，通過在存儲(chǔ)器模塊MEM_MOD內(nèi)部嵌入電源電壓檢測電路PRVNT，可縮短電流因通電時(shí)的噪聲而流向存儲(chǔ)元件的時(shí)間，從而可防止數(shù)據(jù)破壞。
圖14是通電時(shí)連接字線WL和源極線SL的存儲(chǔ)器陣列ARRAY3。例如，在字線WL0上連接字驅(qū)動(dòng)器WDR_0和連接用N溝道型MOS晶體管MN7的漏電極，在源極線SL上連接源極線驅(qū)動(dòng)SDR_0和MN7的源電極。在通電時(shí)，信號(hào)PRV變?yōu)椤癏”，字線WL和源極線SL被連接。結(jié)果，存儲(chǔ)器單元CELL中使用的N溝道型MOS晶體管MN的柵極-源極間電壓變?yōu)?V，所以電流不流過存儲(chǔ)元件PCM，可以防止數(shù)據(jù)破壞。
<連續(xù)讀出導(dǎo)致的數(shù)據(jù)破壞>
發(fā)明人發(fā)現(xiàn)，在對同一相變元件進(jìn)行連續(xù)讀出時(shí)，會(huì)產(chǎn)生因流過元件的電流而發(fā)熱、復(fù)位元件(非晶狀態(tài))設(shè)置化(結(jié)晶化)的問題。為減少讀出時(shí)的發(fā)熱，在讀出時(shí)降低施加于元件上的電壓、縮短施加的時(shí)間是有效的。若降低電壓，則讀出速度劣化。為了縮短施加的時(shí)間，必須縮短位線，因此面積的開銷(overhead，オ一バ一ヘツド)變大。在本實(shí)施例中，提出在對同一存儲(chǔ)器單元進(jìn)行連續(xù)讀出動(dòng)作時(shí)，通過在不實(shí)際訪問存儲(chǔ)器單元的情況下輸出數(shù)據(jù)，來降低發(fā)熱溫度的方法。
圖15是表示本實(shí)施例的圖，但除掉一部分外與圖3相同，僅說明不同的部分。字驅(qū)動(dòng)器WD由“與非”電路NAND和反相器INV構(gòu)成，輸入來自解碼器電路ADEC的解碼信號(hào)和訪問許可信號(hào)EN。
檢測連續(xù)讀出的電路SRD由地址緩沖器ABUF和比較電路COMP構(gòu)成，地址緩沖器ABUF保存每個(gè)周期地址ADD，并在下一周期中輸出到ABUF_OUT，通過比較電路COMP與下一周期的地址ADD進(jìn)行比較，輸出結(jié)果作為訪問許可信號(hào)EN。
下面，用圖16來說明動(dòng)作。由于寫入與圖7中敘述的方法相同，所以僅說明讀出。分別向存儲(chǔ)器單元CELL00中寫入數(shù)據(jù)“1”，向存儲(chǔ)器單元CELL11中寫入數(shù)據(jù)“0”，開始在周期READ0中讀出CELL00的數(shù)據(jù)。
變化地址ADD，字線WL0和控制信號(hào)YSR0被選擇。將該地址保存在地址緩沖器ABUF中。使預(yù)充電控制信號(hào)PC0從“H”變?yōu)椤癓”，使位線BL0預(yù)充電到讀出用電壓Vread。另外，同時(shí)使控制信號(hào)PC_AMP也從“H”變?yōu)椤癓”，對讀出放大器電路SA的內(nèi)部節(jié)點(diǎn)也進(jìn)行預(yù)充電。之后，使控制信號(hào)PC0從“L”變?yōu)椤癏”，電流從位線BL0通過存儲(chǔ)器單元CELL00流向接地電位。由于存儲(chǔ)器單元CELL00的存儲(chǔ)元件是設(shè)置狀態(tài)，電阻例如是1KΩ～10KΩ，所以位線的電壓下降較快，變得比基準(zhǔn)電壓VREF小。之后，使讀出放大器激活信號(hào)SA_EN從“L”變?yōu)椤癏”，放大位線BL0和基準(zhǔn)電位VREF的電位差。結(jié)果，向數(shù)據(jù)總線RDATA0輸出“1”。
在本動(dòng)作中未執(zhí)行讀出的位線BL1仍為接地電位，另外，未執(zhí)行讀出的字線WL1也仍為接地電位。結(jié)果，電流僅流過執(zhí)行讀出的單元CELL00的存儲(chǔ)元件，就未執(zhí)行讀出的單元而言，不用說連接于未被選擇的字線的單元，即便是在連接于被選擇的字線WL0的單元CELL01中，電流也不流過該存儲(chǔ)元件，不會(huì)發(fā)生劣化。
在下一周期READ1中也執(zhí)行基于同一地址的讀出。通過比較電路COMP比較作為前一周期地址的ABUF_OUT的值和新的地址ADD的值。由于這時(shí)一致，所以使訪問許可信號(hào)EN為“L”，不論字線WL還是控制信號(hào)YSR都不選擇。另外，位線也不進(jìn)行預(yù)充電。讀出放大器激活信號(hào)SA_EN為“H”，原樣輸出前一數(shù)據(jù)。因此，在全部的存儲(chǔ)器單元中都不流過電流，可輸出數(shù)據(jù)，并可防止破壞存儲(chǔ)元件的值。
在下一周期READ2中，從存儲(chǔ)器單元CELL11中讀出數(shù)據(jù)“0”。變化地址ADD，將該地址保存在地址緩沖器ABUF中。通過比較電路COMP比較作為前一周期地址的ABUF_OUT的值和新地址ADD的值。由于這時(shí)不一致，所以使訪問許可信號(hào)EN為“H”，選擇字線WL1和控制信號(hào)YSR1。使預(yù)充電控制信號(hào)PC0從“H”變?yōu)椤癓”，使位線BL1預(yù)充電到讀出用電壓Vread。另外，同時(shí)使讀出放大器激活信號(hào)SA_EN為“L”，控制信號(hào)PC_AMP也從“H”變?yōu)椤癓”，對讀出放大器電路SA的內(nèi)部節(jié)點(diǎn)也進(jìn)行預(yù)充電。之后，使控制信號(hào)PC1從“L”變?yōu)椤癏”，電流從位線BL0通過存儲(chǔ)器單元CELL 11流向接地電位。由于存儲(chǔ)器單元CELL11的存儲(chǔ)元件是復(fù)位狀態(tài)，電阻例如是100KΩ～1MΩ，所以位線的電壓幾乎未變化，仍比基準(zhǔn)電壓VREF大。之后，讀出放大器激活信號(hào)SA_EN從“L”變?yōu)椤癏”，放大位線BL1和基準(zhǔn)電位VREF的電位差。結(jié)果，向數(shù)據(jù)總線RDATA 0輸出“0”。
通過如上的動(dòng)作，電流僅流過執(zhí)行讀出的存儲(chǔ)器單元的存儲(chǔ)元件，可使對存儲(chǔ)元件的值的破壞為最小限度。另外，在連續(xù)訪問同一元件時(shí)，由于電流不必實(shí)際流過元件，所以可防止破壞存儲(chǔ)元件的值。
在本實(shí)施例中，在讀出放大器電路SA中保持并輸出數(shù)據(jù)，但也可在鎖存電路等中保持?jǐn)?shù)據(jù)。另外，期望從時(shí)鐘的上升沿開始形成使字線WL下降的信號(hào)等內(nèi)部信號(hào)，以便在頻率改變的情況下也保持恒定。由此，在降低頻率時(shí)，還可抑制發(fā)熱、提高可靠性。
另外，通過持有多個(gè)地址緩沖器ABUF、按順序使用，還可進(jìn)一步減少實(shí)際對存儲(chǔ)器單元的訪問數(shù)。
<糾錯(cuò)電路>
由于因讀出導(dǎo)致的發(fā)熱或溫度上升，在同一地址中產(chǎn)生1位使復(fù)位元件(非晶狀態(tài))被設(shè)置(結(jié)晶)的數(shù)據(jù)破壞時(shí)，很有可能也破壞其他單元。因此，在讀出時(shí)通過糾錯(cuò)電路ECC檢測出1位的錯(cuò)誤時(shí)，再次寫回全部數(shù)據(jù)是有效的。下面就此詳細(xì)地?cái)⑹觥?br> 圖17是表示本實(shí)施例的圖，但除掉一部分外與圖3相同，僅說明不同的部分。將讀出的數(shù)據(jù)RDATA連接于糾錯(cuò)電路ECC，另外，糾錯(cuò)電路ECC還與寫入數(shù)據(jù)WDATA連接。從糾錯(cuò)電路ECC輸出錯(cuò)誤檢測信號(hào)ERR_DET。在存儲(chǔ)器單元陣列MEM_ARY中除了通常的存儲(chǔ)器單元，還設(shè)置奇偶校驗(yàn)位。
下面，使用圖18說明動(dòng)作。通常的寫入與圖6中敘述的方法相同，所以僅說明讀出。向存儲(chǔ)器單元CELL00中寫入數(shù)據(jù)“0”，讀出CELL00的數(shù)據(jù)。
變化地址ADD，字線WL0和控制信號(hào)YSR0被選擇。使預(yù)充電控制信號(hào)PC0從“H”變?yōu)椤癓”，使位線BL0預(yù)充電到讀出用電壓Vread。另外，同時(shí)使控制信號(hào)PC_AMP也從“H”變?yōu)椤癓”，對讀出放大器電路SA的內(nèi)部節(jié)點(diǎn)也進(jìn)行預(yù)充電。之后，使控制信號(hào)PC0從“L”變?yōu)椤癏”，電流從位線BL0通過存儲(chǔ)器單元CELL00流向接地電位。存儲(chǔ)器單元CELL00的存儲(chǔ)元件為復(fù)位狀態(tài)、電阻例如是100KΩ～1MΩ，但由于劣化電阻下降到100KΩ以下，此時(shí)位線的電壓下降較快，變得比基準(zhǔn)電壓VREF小。之后，使讀出放大器激活信號(hào)SA_EN從“L”變?yōu)椤癏”，并放大位線BL0和基準(zhǔn)電位VREF的電位差。結(jié)果，向數(shù)據(jù)總線RDATA0輸出“1”。
通過糾錯(cuò)電路ECC正確地糾正讀出的數(shù)據(jù)。在產(chǎn)生錯(cuò)誤時(shí)，錯(cuò)誤檢測信號(hào)ERR_DET變成“H”，僅對以同一地址寫入了數(shù)據(jù)“0”的存儲(chǔ)器單元再次進(jìn)行寫入。
由于控制信號(hào)YSW0被選擇、并寫入了數(shù)據(jù)“0”，所以向位線供給電壓Vreset。在使存儲(chǔ)元件復(fù)位所需的足夠長時(shí)間內(nèi)施加電壓之后，斷開字線WL0，結(jié)束寫入動(dòng)作。
發(fā)明人發(fā)現(xiàn)，在相變存儲(chǔ)器中，由于電源接通或斷開時(shí)的噪聲或因同一存儲(chǔ)器單元的連續(xù)讀出而流過存儲(chǔ)元件的電流所導(dǎo)致的熱應(yīng)力引起了向使復(fù)位成非晶狀態(tài)的元件結(jié)晶的方向的數(shù)據(jù)破壞，但相反，不會(huì)使復(fù)位成結(jié)晶狀態(tài)的元件變成非結(jié)晶。即，由于通常僅復(fù)位元件引起對設(shè)置狀態(tài)的破壞，所以錯(cuò)誤檢測后的寫入只要僅復(fù)位(寫入數(shù)據(jù)“0”)即可。與設(shè)置時(shí)間或讀出時(shí)間相比，復(fù)位時(shí)間比較短，所以在讀出動(dòng)作之后進(jìn)行，通常對周期幾乎沒有影響，可隱蔽在同一讀出周期內(nèi)。
另外，若在通電時(shí)一次讀出數(shù)據(jù)、寫回被破壞的數(shù)據(jù)，則對進(jìn)一步提高可靠性是有效的。另外，如果這時(shí)故意地減小余量、不進(jìn)行讀出，則可以在劣化程度小時(shí)檢測出數(shù)據(jù)破壞，所以是有效的。在減小余量后進(jìn)行讀出時(shí)，延遲讀出放大器激活信號(hào)SA_EN的定時(shí)。由此，可檢測出復(fù)位狀態(tài)的元件的電阻降低。另外，通過增大讀出放大器的基準(zhǔn)電壓VREF的電壓，可減小余量、進(jìn)行讀出。
只要不脫離本發(fā)明的宗旨，可進(jìn)行各種變更。例如，對代替相變元件、使用通過電流改寫存儲(chǔ)信息的存儲(chǔ)元件的存儲(chǔ)裝置是特別有效的。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，具有電源供給端子；存儲(chǔ)器陣列，包含沿第1方向延伸的多條字線、與所述多條字線交叉并沿第2方向延伸的多條位線、和配置在所述多條字線與所述多條位線的交點(diǎn)處的多個(gè)存儲(chǔ)器單元；多個(gè)字驅(qū)動(dòng)器電路，分別連接在所述多條字線上；多個(gè)讀出電路和寫入電路，連接在所述多條位線上；和電源電路，對供給所述電源供給端子的電源進(jìn)行變換后供給內(nèi)部電路，其中，具有檢測電源電位發(fā)生變動(dòng)的電路，所述多個(gè)存儲(chǔ)器單元分別被構(gòu)成為具有在所述多條位線中相對應(yīng)的1條位線上相互串聯(lián)連接的選擇元件和存儲(chǔ)元件，所述選擇元件的控制電極連接在所述多條字線中相對應(yīng)的1條字線上；所述存儲(chǔ)元件通過電阻值的變化來存儲(chǔ)數(shù)據(jù)，通過流過電流來改寫信息；在利用用以檢測所述電源電位發(fā)生變動(dòng)的電路檢測出電源電位發(fā)生變動(dòng)時(shí)，通過所述字線使所述選擇元件為非選擇。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于檢測所述電源電位發(fā)生變動(dòng)的電路將向所述電源供給端子接通電源檢測為電源電位的變動(dòng)，并利用所述字線使所述選擇元件為非選擇，斷開向所述存儲(chǔ)元件的電流通路。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于檢測所述電源電位發(fā)生變動(dòng)的電路檢測出所述電源供給端子的電位小于或等于規(guī)定電位，利用所述字線使所述選擇元件為非選擇，斷開向所述存儲(chǔ)元件的電流通路。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述多個(gè)電源電路包含用于向所述存儲(chǔ)器單元寫入數(shù)據(jù)的電壓產(chǎn)生電路。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述多個(gè)電源電路具有為了向所述存儲(chǔ)元件寫入第1電平的數(shù)據(jù)而產(chǎn)生第1電壓的第1電源電路；為了向所述存儲(chǔ)元件寫入第2電平的數(shù)據(jù)而產(chǎn)生第2電壓的第2電源電路；和產(chǎn)生用于讀出存儲(chǔ)在所述存儲(chǔ)元件中的數(shù)據(jù)的第3電壓的第3電源電路，所述第2電壓比所述第1電壓小，比所述第3電壓大。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于為了向所述存儲(chǔ)元件中寫入第1電平的數(shù)據(jù)，使用施加在所述電源供給端子上的第1電源電壓，所述多個(gè)電源電路具有為了向所述存儲(chǔ)元件寫入第2電平的數(shù)據(jù)而產(chǎn)生第2電壓的第2電源電路；和產(chǎn)生用于讀出存儲(chǔ)在所述存儲(chǔ)元件中的數(shù)據(jù)的第3電壓的第3電源電路，所述第2電壓比所述第1電源電壓小，比所述第3電壓大。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述選擇元件是n溝道型MOS晶體管。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于所述存儲(chǔ)元件是相變元件。
9.一種半導(dǎo)體裝置，其特征在于，具有電源供給端子；存儲(chǔ)器陣列，包含沿第1方向延伸的多條字線、與所述多條字線交叉并沿第2方向延伸的多條位線、和配置在所述多條字線與所述多條位線的交點(diǎn)處的多個(gè)存儲(chǔ)器單元；多個(gè)字驅(qū)動(dòng)器電路，分別連接在所述多條字線上；多個(gè)讀出電路和寫入電路，連接在所述多條位線上；和電源電路，對供給所述電源供給端子的電源進(jìn)行變換后供給內(nèi)部電路，其中，具有檢測電源電位發(fā)生變動(dòng)的電路，所述多個(gè)存儲(chǔ)器單元分別被構(gòu)成為具有在所述多條位線中相對應(yīng)的1條位線與源極之間串聯(lián)連接的選擇元件和存儲(chǔ)元件，所述選擇元件的控制電極連接在所述多條字線中相對應(yīng)的1條字線上，所述存儲(chǔ)元件與電阻值相對應(yīng)地存儲(chǔ)信息，通過流過電流來改寫信息，在利用用以檢測所述電源電位發(fā)生變動(dòng)的電路檢測出電源電位發(fā)生變動(dòng)的情況下，連接所述位線和所述源極線，從而使流向所述存儲(chǔ)元件的電流迂回。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于檢測所述電源電位發(fā)生變動(dòng)的電路將向所述電源供給端子接通電源檢測為電源電位的變動(dòng)，連接所述位線和所述源極線，從而使流向所述存儲(chǔ)元件的電流迂回。
11.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于檢測所述電源電位發(fā)生變動(dòng)的電路檢測出所述電源供給端子的電位小于或等于規(guī)定電位，連接所述位線和所述源極線，從而使流向所述存儲(chǔ)元件的電流迂回。
12.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于所述多個(gè)電源電路包含用于向所述存儲(chǔ)器單元寫入數(shù)據(jù)的電壓產(chǎn)生電路。
13.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于，具有為了向所述存儲(chǔ)元件寫入第1電平的數(shù)據(jù)而產(chǎn)生第1電壓的第1電源電路；為了向所述存儲(chǔ)元件寫入第2電平的數(shù)據(jù)而產(chǎn)生第2電壓的第2電源電路；和產(chǎn)生用于讀出存儲(chǔ)在所述存儲(chǔ)元件中的數(shù)據(jù)的第3電壓的第3電源電路，所述第2電壓比所述第1電壓小，比所述第3電壓大。
14.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于為了向所述存儲(chǔ)元件寫入第1電平數(shù)據(jù)，使用施加在所述電源供給端子上的第1電源電壓，所述多個(gè)電源電路具有為了向所述存儲(chǔ)元件寫入第2電平的數(shù)據(jù)而產(chǎn)生第2電源電壓的第2電源電路；和產(chǎn)生用于讀出存儲(chǔ)在所述存儲(chǔ)元件中的數(shù)據(jù)的第3電源電壓的第3電源電路，所述第2電壓比所述第1電源電壓小，比所述第3電壓大。
15.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于所述選擇元件是n溝道型MOS晶體管。
16.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于所述存儲(chǔ)元件是相變元件。
17.一種半導(dǎo)體裝置，根據(jù)地址訪問存儲(chǔ)器單元，其特征在于所述地址包含行地址和列地址，所述半導(dǎo)體裝置具有存儲(chǔ)器陣列，包含沿第1方向延伸的多條字線、與所述多條字線交叉并沿第2方向延伸的多條位線、和配置在所述多條字線和所述多條位線的交點(diǎn)處的多個(gè)存儲(chǔ)器單元；多個(gè)字驅(qū)動(dòng)器電路，分別連接在所述多條字線上；列選擇電路，連接在所述多條位線上，選擇所述多條位線的一部分后使之連接在多個(gè)讀出電路和多個(gè)寫入電路上；地址保持電路，存儲(chǔ)與前一次訪問周期有關(guān)的行地址和列地址；和地址比較電路，其中，所述字線對所述行地址進(jìn)行解碼后被選擇，所述列選擇電路對所述列地址進(jìn)行解碼后被選擇，所述地址比較電路將與本次訪問周期有關(guān)的行地址和列地址與保持在所述地址保持電路中的所述行地址和所述列地址相比較，所述多個(gè)存儲(chǔ)器單元分別被構(gòu)成為具有在所述多條位線中相對應(yīng)的1條位線上相互串聯(lián)連接的選擇元件和存儲(chǔ)元件，所述選擇元件的控制電極連接在所述多條字線中相對應(yīng)的1條字線上，所述存儲(chǔ)元件通過電阻值的變化來存儲(chǔ)數(shù)據(jù)，在連續(xù)的讀出訪問周期中，在所述地址比較電路檢測出與本次訪問周期有關(guān)的行地址和列地址都和與前次訪問周期有關(guān)的行地址和列地址相等的情況下，不接通所述字線。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體裝置，其特征在于還具有預(yù)充電電路，所述預(yù)充電電路對由所述列選擇電路選擇的所述位線進(jìn)行預(yù)充電，對所述存儲(chǔ)器陣列內(nèi)的其他位線不進(jìn)行預(yù)充電。
19.根據(jù)權(quán)利要求17所述的半導(dǎo)體裝置，其特征在于在連續(xù)的讀出訪問周期中，在所述地址比較電路檢測出與本次訪問周期有關(guān)的行地址和列地址都和與前次訪問周期有關(guān)的行地址和列地址分別相等的情況下，所述半導(dǎo)體裝置輸出所述讀出電路的值。
20.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于所述存儲(chǔ)元件是相變元件。
21.一種半導(dǎo)體裝置，其特征在于，具有存儲(chǔ)器陣列，包含沿第1方向延伸的多條字線、與所述多條字線交叉并沿第2方向延伸的多條位線、和配置在所述多條字線與所述多條位線的交點(diǎn)處的多個(gè)存儲(chǔ)器單元；多個(gè)字驅(qū)動(dòng)器電路，分別連接在所述多條字線上；多個(gè)讀出電路和寫入電路，連接在所述多條位線上；和糾錯(cuò)電路，所述多個(gè)存儲(chǔ)器單元分別被構(gòu)成為具有在所述多條位線中相對應(yīng)的1條位線上相互串聯(lián)連接的選擇元件和存儲(chǔ)元件，所述選擇元件的控制電極連接在所述多條字線中相對應(yīng)的1條字線上，所述存儲(chǔ)元件通過電阻值的變化來存儲(chǔ)數(shù)據(jù)，在利用所述糾錯(cuò)電路檢測出錯(cuò)誤位時(shí)，寫入由所述糾錯(cuò)電路糾正后的數(shù)據(jù)。
22.根據(jù)權(quán)利要求21所述的半導(dǎo)體裝置，其特征在于所述存儲(chǔ)元件是相變元件。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體裝置，其特征在于在利用所述糾錯(cuò)電路檢測出錯(cuò)誤位時(shí)，僅執(zhí)行所述相變元件的非結(jié)晶化。
24.根據(jù)權(quán)利要求21所述的半導(dǎo)體裝置，其特征在于用于所述糾錯(cuò)的讀出以比通常讀出小的余量來執(zhí)行。
25.根據(jù)權(quán)利要求21所述的半導(dǎo)體裝置，其特征在于所述復(fù)位動(dòng)作在通常的訪問周期中被隱蔽。
全文摘要
本發(fā)明提供了一種半導(dǎo)體裝置，為提高相變元件的可靠性，必須使無用的電流不流過元件。該半導(dǎo)體裝置具有通過利用所施加的溫度使?fàn)顟B(tài)變化來存儲(chǔ)信息的存儲(chǔ)器單元和輸入輸出電路，在通電時(shí)，在電源電路上升之前斷開字線。根據(jù)本發(fā)明，可以防止無用的電流流過元件，從而可防止數(shù)據(jù)的破壞。
文檔編號(hào)G11C7/00GK1832029SQ200510097060
公開日2006年9月13日 申請日期2005年12月30日 優(yōu)先權(quán)日2005年1月5日
發(fā)明者長田健一, 河原尊之 申請人:株式會(huì)社瑞薩科技