專利名稱：同步的ram存儲(chǔ)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種如權(quán)利要求1的前序部分中所述的RAM存儲(chǔ)電路，并且尤其是涉及用于對(duì)在存儲(chǔ)電路上所接收的數(shù)據(jù)進(jìn)行采樣的裝置。如已知的那樣，首字母縮寫詞RAM代表隨機(jī)存取存儲(chǔ)器(具有對(duì)存儲(chǔ)單元的直接且隨機(jī)的存取的讀/寫存儲(chǔ)器)。同步的動(dòng)態(tài)RAM(所謂的SDRAM)、特別是那些以“倍增的數(shù)據(jù)速率”運(yùn)行的、例如作為PC中的主存儲(chǔ)器越來越多地被使用的RAM是本發(fā)明的優(yōu)選的、但不是唯一的應(yīng)用領(lǐng)域。
RAM通常結(jié)合控制器一起運(yùn)行，所述控制器向RAM提供要寫入的數(shù)據(jù)并且接收已從RAM讀取的數(shù)據(jù)?？刂破饕蔡峁┯糜谶x擇RAM中要寫入或要讀出的那些存儲(chǔ)單元的地址信息，并且也提供針對(duì)RAM中的運(yùn)行序列的命令。在同步的RAM的情況下，控制器也提供系統(tǒng)時(shí)鐘信號(hào)，該系統(tǒng)時(shí)鐘信號(hào)被用于使地址傳輸和命令傳輸同步并對(duì)從存儲(chǔ)單元讀取和向存儲(chǔ)單元寫入的操作計(jì)時(shí)。
數(shù)字?jǐn)?shù)據(jù)通常以所謂的“脈沖串”的形式在RAM與相關(guān)的控制器之間傳輸，所述脈沖串各自包括單個(gè)比特序列或單個(gè)并行比特字序列，其中數(shù)據(jù)在脈沖串內(nèi)的重復(fù)率也被稱為“數(shù)據(jù)速率”。當(dāng)在RAM上接收數(shù)據(jù)(在寫操作期間)或者在控制器上接收數(shù)據(jù)(讀操作)時(shí)，以等于數(shù)據(jù)速率的頻率來采樣分別到達(dá)的數(shù)據(jù)序列。用于此目的選通信號(hào)必須不僅在其頻率方面而且在相位方面以這樣的方式與所接收的數(shù)據(jù)的時(shí)鐘相匹配，使得采樣時(shí)刻盡可能處于比特周期的中心并且不過分接近于比特邊界，在所述比特邊界處不再保證有效二進(jìn)制值的可靠檢測(cè)。
數(shù)據(jù)速率越高，用于數(shù)據(jù)采樣的選通信號(hào)的同步就越關(guān)鍵。相對(duì)新的SDRAM以高的數(shù)據(jù)速率工作，所述數(shù)據(jù)速率為系統(tǒng)時(shí)鐘頻率的m倍，其中m等于2(雙倍數(shù)據(jù)速率、所謂的DDR運(yùn)行)或4或8，或者能夠甚至更高。然而，在每種情況下并行地往返于單元陣列的m個(gè)不同區(qū)域以更慢的系統(tǒng)時(shí)鐘將數(shù)據(jù)寫入存儲(chǔ)單元并從存儲(chǔ)單元讀取數(shù)據(jù)，在SDRAM中以數(shù)據(jù)速率切換的1/m多路復(fù)用器被用于已接收的數(shù)據(jù)的串/并轉(zhuǎn)換和用于已讀取的數(shù)據(jù)的并/串轉(zhuǎn)換，如一般已知的。
在按照現(xiàn)有技術(shù)的RAM/控制器系統(tǒng)中，在相應(yīng)的發(fā)送端(在寫操作中控制器，在寫操作中RAM)與相應(yīng)的發(fā)送數(shù)據(jù)一起產(chǎn)生單獨(dú)的數(shù)據(jù)時(shí)鐘信號(hào)，所述數(shù)據(jù)時(shí)鐘信號(hào)與所發(fā)送的數(shù)據(jù)的時(shí)鐘具有固定的相位關(guān)系，并且與所述數(shù)據(jù)并行地經(jīng)由單獨(dú)的數(shù)據(jù)時(shí)鐘線被發(fā)送到接收端。該數(shù)據(jù)時(shí)鐘線與數(shù)據(jù)線在共同的線束中延伸，因此實(shí)際上數(shù)據(jù)與數(shù)據(jù)時(shí)鐘信號(hào)之間不會(huì)出現(xiàn)(或僅出現(xiàn)最小的)傳播時(shí)間差。在接收端，從所接收的數(shù)據(jù)時(shí)鐘信號(hào)推導(dǎo)出用于采樣所接收的數(shù)據(jù)的選通信號(hào)。
附圖的

圖1示意性地示出按照上述現(xiàn)有技術(shù)的用于SDRAM與控制器之間的同步信號(hào)傳輸?shù)难b置的實(shí)例。
圖1在左手側(cè)示出常規(guī)的控制器模塊110的部分，并且在所述控制器模塊的右手側(cè)示出常規(guī)的SDRAM模塊120的部分。這兩個(gè)作為分離的芯片上的集成電路而實(shí)現(xiàn)的模塊被設(shè)計(jì)用于經(jīng)由傳輸線的相互通信，其中所述傳輸線在圖1中用虛線表明。
圖1中所示的SDRAM 120具有多個(gè)用于與控制器110通信的信號(hào)連接端子，即具有n個(gè)引腳的數(shù)據(jù)連接端子D，用于經(jīng)由n個(gè)并行數(shù)據(jù)線DL組成的束從控制器110的同樣的數(shù)據(jù)連接端子D′接收和向控制器110的同樣的數(shù)據(jù)連接端子D′發(fā)送比特寬度為n的數(shù)據(jù)脈沖串DAT；同步信號(hào)連接端子S，用于經(jīng)由數(shù)據(jù)時(shí)鐘線SL從控制器110的同樣的同步信號(hào)連接端子S′接收和向控制器110的同樣的同步信號(hào)連接端子S′發(fā)送說明數(shù)據(jù)時(shí)鐘的數(shù)據(jù)時(shí)鐘信號(hào)DTS和DTS′；具有多個(gè)引腳的地址輸入端A，用于經(jīng)由地址線AL的束從控制器110的地址輸出端A′接收包括多個(gè)并行比特ADR的地址信息項(xiàng)；具有多個(gè)引腳的命令輸入端B，用于經(jīng)由命令線BL的束從控制器110的命令輸出端B′接收多比特命令字BEF；時(shí)鐘輸入端C，用于經(jīng)由系統(tǒng)時(shí)鐘線C從控制器110的時(shí)鐘輸出端C′接收系統(tǒng)時(shí)鐘信號(hào)CLK。
為了使在控制器110與SDRAM 120之間傳輸?shù)男盘?hào)同步，在相應(yīng)連接端子上使用發(fā)送采樣電路和接收采樣電路。這樣設(shè)計(jì)這些采樣電路中的每一個(gè)，使得當(dāng)時(shí)鐘邊沿出現(xiàn)在其采樣控制連接端子(選通連接端子)上時(shí)其記錄輸入端上存在的信號(hào)的二進(jìn)制值并且在輸出端上提供(“鎖存”)該二進(jìn)制值，直到利用下一個(gè)時(shí)鐘邊沿以相同的方式“鎖存”接著最新的二進(jìn)制值。
在整個(gè)存儲(chǔ)操作期間，控制器110經(jīng)由發(fā)送放大器CS和系統(tǒng)時(shí)鐘線CL將系統(tǒng)時(shí)鐘信號(hào)CLK發(fā)送到SDRAM 120，在SDRAM 120中所述信號(hào)在接收放大器CE中被放大。在控制器110中，命令發(fā)送采樣電路BS和地址比特發(fā)送采樣電路AS分別被用于使命令比特BEF和地址比特ADR與所發(fā)送的系統(tǒng)時(shí)鐘信號(hào)CLK同步，并且在SDRAM 120中命令接收采樣電路BE和地址比特接收采樣電路AE分別被用于使所述命令比特和地址比特與在那里接收的系統(tǒng)時(shí)鐘信號(hào)CKL重新同步，以便校正線路CL、BL和AL之間的任何可能的傳播時(shí)間差。
SDRAM 120中所包含的命令解碼器21在通過所接收的系統(tǒng)時(shí)鐘信號(hào)CKL進(jìn)行同步的情況下對(duì)所述命令比特BEF進(jìn)行解碼，以便激勵(lì)各個(gè)命令線22執(zhí)行相應(yīng)的命令，其中命令線AK用于執(zhí)行激活命令以啟動(dòng)對(duì)SDRAM的存儲(chǔ)單元的存取，命令線WD和RD用于執(zhí)行寫命令(“寫數(shù)據(jù)”)和讀命令(“讀數(shù)據(jù)”)，以及命令線IN用于在存儲(chǔ)器操作開始時(shí)執(zhí)行初始化命令。對(duì)命令線IN的激勵(lì)打開模式寄存器23以接收用于設(shè)定某些模式參數(shù)的信息，所述模式參數(shù)例如是脈沖串長(zhǎng)度(數(shù)據(jù)脈沖串中的并行數(shù)據(jù)字的數(shù)量)和CAS延遲時(shí)間(針對(duì)在激活命令與對(duì)SDRAM的存儲(chǔ)單元的讀或?qū)懖僮髦g的等待時(shí)間的系統(tǒng)時(shí)鐘周期的數(shù)量)。在初始化階段期間，控制器110通過將某些地址比特轉(zhuǎn)換為二進(jìn)制值“1”而將該設(shè)定信息經(jīng)由SDRAM 120的地址輸入端A施加到模式寄存器23上，并且該設(shè)定信息導(dǎo)致，在該寄存器中某些“配置位”被設(shè)置為“1”，以便在存儲(chǔ)器操作期間在配置線24上提供規(guī)定模式參數(shù)的比特模式。
如用于對(duì)存儲(chǔ)單元進(jìn)行讀寫存取的控制裝置25一樣，SDRAM的存儲(chǔ)單元在圖1中示意地作為塊26被示出。存取控制裝置25接收系統(tǒng)時(shí)鐘信號(hào)CLK、命令線22上的信號(hào)和模式寄存器23中的配置位；它包含地址解碼器和可轉(zhuǎn)接的數(shù)據(jù)路徑網(wǎng)，以便控制將數(shù)據(jù)寫入到存儲(chǔ)單元和從存取單元讀取數(shù)據(jù)，如一般已知的。在下面聯(lián)系寫操作和讀操作來說明當(dāng)數(shù)據(jù)在兩個(gè)模塊之間傳輸時(shí)交互作用的、SDRAM 120和控制器110的其它部分。
在操作期間，在兩個(gè)模塊110和120中利用時(shí)鐘發(fā)生器TG′和TG分別產(chǎn)生發(fā)送選通信號(hào)SSS′和SSS，所述發(fā)送選通信號(hào)SSS′和SSS與CLK同步，并且其時(shí)鐘邊沿以對(duì)應(yīng)于數(shù)據(jù)速率的重復(fù)率出現(xiàn)。
寫操作要寫入的數(shù)據(jù)在控制器110內(nèi)以所述數(shù)據(jù)速率例如從控制器的數(shù)據(jù)緩沖器(未示出)提取。所提取的數(shù)據(jù)脈沖串經(jīng)由數(shù)據(jù)總線DB′被傳送到數(shù)據(jù)發(fā)送采樣電路DS′的數(shù)據(jù)輸入端，所述數(shù)據(jù)發(fā)送采樣電路DS′利用發(fā)送選通信號(hào)SSS′對(duì)數(shù)據(jù)進(jìn)行采樣?？刂破?10中的寫數(shù)據(jù)也可以經(jīng)由線17利用發(fā)送選通信號(hào)SSS′來提取。如果必要，可以將固定的延遲插入到所述線17中或數(shù)據(jù)總線DB′中，以便確保，在數(shù)據(jù)發(fā)送采樣電路DS′上的數(shù)據(jù)的比特邊界與選通信號(hào)SSS′的邊沿相距某一最小距離，并因此能夠?qū)崿F(xiàn)可靠的采樣。已被采樣的寫數(shù)據(jù)DAT′經(jīng)由數(shù)據(jù)線DL被發(fā)送到SDRAM 120的數(shù)據(jù)連接端子D。
在所示出的實(shí)例的情況下，伴隨的同樣要發(fā)送到SDRAM 120的數(shù)據(jù)時(shí)鐘信號(hào)DTS′以這樣的方式來產(chǎn)生，使得其邊沿盡可能處于所發(fā)送的數(shù)據(jù)的比特邊界之間的中心。為此，使用單獨(dú)的發(fā)送采樣電路SS′，其接收“模擬的”比特序列SBF′，所述比特序列SBF′在控制器110中與所提取的數(shù)據(jù)同步地被產(chǎn)生，并且在所述比特序列SBF′中兩個(gè)二進(jìn)制電平逐比特地在“0”和“1”之間交替變換。該比特序列在發(fā)送采樣電路SS′中利用選通信號(hào)SSS′以與發(fā)送采樣電路DS′中的數(shù)據(jù)完全相同的方式來采樣，并接著在后置的延遲元件VG1中被延遲時(shí)間量t，該延遲時(shí)間量等于數(shù)據(jù)速率的半個(gè)周期。以此方式獲得的數(shù)據(jù)時(shí)鐘信號(hào)DTS′經(jīng)由數(shù)據(jù)時(shí)鐘線SL被發(fā)送到SDRAM 120的同步信號(hào)連接端子S。
在SDRAM 120中，在數(shù)據(jù)連接端子D上所接收的數(shù)據(jù)脈沖串DAT′被傳送到數(shù)據(jù)接收采樣電路DE的輸入端，在數(shù)據(jù)接收采樣電路DE中該數(shù)據(jù)脈沖串DAT′利用接收選通信號(hào)ESS被采樣。由所接收的數(shù)據(jù)時(shí)鐘信號(hào)DTS′、更準(zhǔn)確地說利用接收放大器SE推導(dǎo)出該信號(hào)ESS。由于已在控制器中所插入的數(shù)據(jù)時(shí)鐘信號(hào)DTS′的延遲t，由數(shù)據(jù)時(shí)鐘信號(hào)DTS′推導(dǎo)出的接收選通信號(hào)DTS′的邊沿相對(duì)精確地處于在SDRAM 120上所接收的數(shù)據(jù)DAT′的比特邊界之間的中心。以這樣的方式來設(shè)計(jì)數(shù)據(jù)接收采樣電路DE，使得它既在接收選通信號(hào)ESS的上升沿上又在接收選通信號(hào)ESS的下降沿上對(duì)所接收的數(shù)據(jù)進(jìn)行采樣。所述電路DE和數(shù)據(jù)時(shí)鐘接收放大器SE只在寫操作期間通過寫狀態(tài)信號(hào)WRS來接通，在SDRAM 120的控制裝置25中通過寫命令而使所述寫狀態(tài)信號(hào)WRS變得有效，并且通過讀命令而使所述寫狀態(tài)信號(hào)WRS變得無(wú)效。
在數(shù)據(jù)接收采樣電路DE中被采樣的接收數(shù)據(jù)經(jīng)由數(shù)據(jù)總線DB被傳送到存取控制裝置25，并且從存取控制裝置25被寫入到通過地址比特ADR所選擇的存儲(chǔ)單元。
讀操作在讀操作期間從通過地址比特ADR所選擇的存儲(chǔ)單元中讀出的數(shù)據(jù)在SDRAM 120的存取控制裝置25中以所述數(shù)據(jù)速率從數(shù)據(jù)緩沖器(未示出)中被提取。已提取的數(shù)據(jù)脈沖串經(jīng)由數(shù)據(jù)總線DB被傳送到數(shù)據(jù)發(fā)送采樣電路DS的數(shù)據(jù)輸入端，所述數(shù)據(jù)發(fā)送采樣電路DS利用發(fā)送選通信號(hào)SSS對(duì)讀數(shù)據(jù)脈沖串進(jìn)行采樣。讀數(shù)據(jù)可以經(jīng)由線27利用發(fā)送選通信號(hào)SSS來提取。如果必要，可以將固定的延遲插入到所述線27中或數(shù)據(jù)總線DB中，以便確保，數(shù)據(jù)發(fā)送采樣電路DS上的數(shù)據(jù)的比特邊界與選通信號(hào)SSS的邊沿相距某一最小距離，并因此能夠?qū)崿F(xiàn)可靠的采樣。已被采樣的讀數(shù)據(jù)經(jīng)由數(shù)據(jù)線DL被發(fā)送到控制器110的數(shù)據(jù)連接端子D′。
在所示出的實(shí)例的情況下，伴隨的同樣要發(fā)送到控制器110的數(shù)據(jù)時(shí)鐘信號(hào)DTS以這樣的方式來產(chǎn)生，使得其邊沿與所發(fā)送的數(shù)據(jù)的比特邊界完全一致。為此，在SDRAM 120中也使用單獨(dú)的發(fā)送采樣電路SS，其接收模擬的比特序列SBF，所述比特序列SBF與所提取的讀數(shù)據(jù)同步地被產(chǎn)生，并且在所述比特序列SBF中兩個(gè)二進(jìn)制電平逐比特地在“0”和“1”之間交替變換。該比特序列在發(fā)送采樣電路SS中利用選通信號(hào)SSS以與SDRAM 120的發(fā)送采樣電路DS中的數(shù)據(jù)完全相同的方式被采樣。以此方式獲得的數(shù)據(jù)時(shí)鐘信號(hào)DTS經(jīng)由數(shù)據(jù)時(shí)鐘線SL被發(fā)送到控制器110的同步信號(hào)連接端子S′。
在控制器110中，在數(shù)據(jù)連接端子D′上所接收的讀數(shù)據(jù)脈沖串DAT被傳送到數(shù)據(jù)接收采樣電路DE′的輸入端，在數(shù)據(jù)接收采樣電路DE′中利用接收選通信號(hào)ESS′對(duì)讀數(shù)據(jù)脈沖串DAT進(jìn)行采樣。由所接收的數(shù)據(jù)時(shí)鐘信號(hào)DTS、更準(zhǔn)確地說利用接收放大器SE′和后置的延遲元件VG2推導(dǎo)出該信號(hào)ESS′，所述延遲元件VG2引起時(shí)間量t的延遲、亦即數(shù)據(jù)速率的半個(gè)周期的延遲。以這樣的方式來設(shè)計(jì)數(shù)據(jù)接收采樣電路DE′，使得它既在接收選通信號(hào)ESS′的上升沿上又在接收選通信號(hào)ESS′的下降沿上對(duì)所接收的讀數(shù)據(jù)脈沖串進(jìn)行采樣。所述電路DE′和數(shù)據(jù)時(shí)鐘接收放大器SE′只在讀操作期間通過讀狀態(tài)信號(hào)RDS來接通，在控制器110中在發(fā)送讀命令時(shí)使所述讀狀態(tài)信號(hào)RDS變得有效，并且在發(fā)送寫命令時(shí)使所述讀狀態(tài)信號(hào)RDS變得無(wú)效。
在控制器110的數(shù)據(jù)接收采樣電路DE′中已被采樣的讀數(shù)據(jù)經(jīng)由數(shù)據(jù)總線DB′被轉(zhuǎn)發(fā)以便進(jìn)一步進(jìn)行處理。
本發(fā)明的目的和解決方案如從上述說明中可認(rèn)識(shí)到的，在現(xiàn)有技術(shù)中為了在同步的RAM與控制器之間進(jìn)行數(shù)據(jù)通信，需要在讀寫時(shí)用于數(shù)據(jù)時(shí)鐘信號(hào)的雙向信號(hào)連接。這樣的連接在兩端上需要相應(yīng)的雙向端口、也就是說具有用于在發(fā)送和接收操作之間進(jìn)行轉(zhuǎn)換的裝置的接口。在所描述的實(shí)例中，該接口分別包括發(fā)送采樣電路SS和SS′以及接收放大器SE和SE′，其中必要的是能夠接通和關(guān)斷相應(yīng)的接收放大器，以便阻止所發(fā)送的數(shù)據(jù)時(shí)鐘信號(hào)被反向傳輸?shù)浇邮招诺乐?。這需要特別的電路和布線復(fù)雜性。雙向信號(hào)連接的另一個(gè)問題是兩個(gè)接口中的元件的精確的阻抗和傳播時(shí)間匹配。如果所傳輸?shù)男盘?hào)、如所述的數(shù)據(jù)時(shí)鐘信號(hào)被用作時(shí)基并且因此必須滿足高度精確的時(shí)間標(biāo)準(zhǔn)，則該匹配是特別重要的。
本發(fā)明的目的在于，以這樣的方式設(shè)計(jì)同步的RAM，使得能夠取消用于控制對(duì)RAM上的發(fā)送和接收數(shù)據(jù)的采樣的時(shí)鐘信號(hào)的雙向傳輸。根據(jù)本發(fā)明，該目的通過權(quán)利要求1的特征來解決。
因此，在RAM存儲(chǔ)電路中實(shí)現(xiàn)本發(fā)明，所述RAM存儲(chǔ)電路包括以下部分多個(gè)可被選擇性地尋址的存儲(chǔ)單元；用于接收和發(fā)送數(shù)據(jù)的數(shù)據(jù)連接端子；用于接收用于選擇存儲(chǔ)單元的地址信息的地址輸入端；用于接收命令的命令輸入端；用于接收系統(tǒng)時(shí)鐘信號(hào)的時(shí)鐘輸入端；存取控制裝置，其響應(yīng)所述地址信息和已接收的命令，以便在系統(tǒng)時(shí)鐘信號(hào)的控制下將所接收的數(shù)據(jù)寫入到利用地址信息所選擇的存儲(chǔ)單元以及從所述存儲(chǔ)單元讀取要發(fā)送的數(shù)據(jù)；用于利用接收選通信號(hào)來對(duì)所接收的數(shù)據(jù)進(jìn)行采樣的接收采樣電路；用于利用發(fā)送選通信號(hào)來對(duì)要發(fā)送的數(shù)據(jù)進(jìn)行采樣的發(fā)送采樣電路；發(fā)送選通信號(hào)產(chǎn)生裝置，其在通過所接收的系統(tǒng)時(shí)鐘信號(hào)來進(jìn)行同步的情況下產(chǎn)生發(fā)送選通信號(hào)。本發(fā)明提供一種接收選通信號(hào)產(chǎn)生裝置，其在通過所接收的系統(tǒng)時(shí)鐘信號(hào)來進(jìn)行同步的情況下在內(nèi)部產(chǎn)生接收選通信號(hào)。
由于在RAM存儲(chǔ)電路中在內(nèi)部產(chǎn)生接收選通信號(hào)，因此取消了從控制器接收外部數(shù)據(jù)時(shí)鐘信號(hào)的必要性。僅僅對(duì)于讀操作來說、即在向控制器發(fā)送數(shù)據(jù)時(shí)，仍可期望也產(chǎn)生伴隨的、與所發(fā)送的數(shù)據(jù)的采樣同步的數(shù)據(jù)時(shí)鐘信號(hào)并向控制器發(fā)送所述數(shù)據(jù)時(shí)鐘信號(hào)。因此，在RAM與控制器之間至多只需要一個(gè)單向的數(shù)據(jù)時(shí)鐘連接。
本發(fā)明的實(shí)施例在從屬權(quán)利要求中表征了本發(fā)明的有利的實(shí)施例。下面參考圖2和圖3來說明示例性的實(shí)施例。
圖2示意性地示出具有根據(jù)本發(fā)明的配置的RAM存儲(chǔ)電路結(jié)合控制器的一個(gè)實(shí)例，其中所述控制器專門匹配于該配置；圖3示意性地示出RAM存儲(chǔ)電路，該RAM存儲(chǔ)電路能夠在根據(jù)本發(fā)明的配置與常規(guī)的配置之間進(jìn)行轉(zhuǎn)換。
在圖2和圖3中作為實(shí)例被示出的RAM存儲(chǔ)電路220和320是SDRAM，其設(shè)計(jì)在多個(gè)部分中與已知的圖1中所示的SDRAM 120相似。在圖2和圖3中，相同的元件和信號(hào)用與圖1中相同的附圖標(biāo)記和縮寫來表示。因?yàn)檫@些元件和信號(hào)的細(xì)節(jié)和特性已經(jīng)參考圖1進(jìn)行了說明，所以下面將僅僅說明相對(duì)于圖1中所示的電路裝置的差異。
圖2中所示的SDRAM 220與圖1中所示的已知的SDRAM 120的不同在于以下事實(shí)，即用于對(duì)所接收的數(shù)據(jù)脈沖串DAT′進(jìn)行采樣的接收采樣電路DE的接收選通信號(hào)ESS是從所接收的系統(tǒng)時(shí)鐘信號(hào)CLK、確切地說在通過所述時(shí)鐘信號(hào)來同步的時(shí)鐘發(fā)生器TG中推導(dǎo)出的，其中所述時(shí)鐘發(fā)生器TG的輸出信號(hào)SSS以等于數(shù)據(jù)速率的重復(fù)率包含連續(xù)的時(shí)鐘邊沿。(如在圖1中所示的已知情況中)在讀操作期間被施加到SDRAM的發(fā)送采樣電路SS和DS上的該信號(hào)SSS在圖2的情況中通過被提供給SDRAM 220中的接收采樣電路DE的輸入端而在寫操作期間也被用作接收選通信號(hào)ESS，來代替在圖1的情況中隨著數(shù)據(jù)一起接收的數(shù)據(jù)時(shí)鐘信號(hào)DTS′。
因此可以取消數(shù)據(jù)時(shí)鐘信號(hào)從控制器到SDRAM 220的傳輸。因此為了在SDRAM 220與控制器之間進(jìn)行通信，不需要雙向的時(shí)鐘信號(hào)傳輸。因而SDRAM 120上的數(shù)據(jù)時(shí)鐘端口只需要發(fā)送采樣電路SS而不需要接收裝置。接收裝置因此可以被省略，如圖2中所示。
與SDRAM 220通信的控制器同樣不需要用于伴隨寫數(shù)據(jù)的數(shù)據(jù)時(shí)鐘信號(hào)的發(fā)送裝置，因此降低控制器的電路復(fù)雜性，同樣如圖2中所示。圖2在左側(cè)示出控制器120，該控制器被專門設(shè)計(jì)用于與SDRAM 220一起使用。它與圖1中所示的常規(guī)控制器110的不同在于以下事實(shí)，即缺少在圖1中所示的發(fā)送采樣電路SS′。也就是說，控制器210的數(shù)據(jù)時(shí)鐘信號(hào)端口具有單向設(shè)計(jì)，僅僅用于接收由SDRAM 220在讀操作期間所發(fā)送的數(shù)據(jù)時(shí)鐘信號(hào)DTS。
可以有利地以這樣的方式來設(shè)計(jì)RAM存儲(chǔ)電路，使得它能夠以從控制器到RAM的單向數(shù)據(jù)時(shí)鐘傳輸、即僅僅在讀操作期間以數(shù)據(jù)時(shí)鐘傳輸來操作，或者以雙向數(shù)據(jù)時(shí)鐘傳輸、即在讀操作期間和在寫操作期間以數(shù)據(jù)時(shí)鐘傳輸來操作。這樣的選擇是有利的，以便在利用常規(guī)控制器、例如利用圖1中所示的控制器110的常規(guī)工作模式中也能夠沒有任何問題地使用RAM。
因此，本發(fā)明的一個(gè)特別的實(shí)施例的特征在于，用于發(fā)送數(shù)據(jù)時(shí)鐘信號(hào)的裝置是雙向數(shù)據(jù)時(shí)鐘信號(hào)端口的一部分，該雙向數(shù)據(jù)時(shí)鐘信號(hào)端口也具有用于接收與所接收的數(shù)據(jù)的時(shí)鐘同步的外部數(shù)據(jù)時(shí)鐘信號(hào)，并且其特征在于，設(shè)置有轉(zhuǎn)換裝置，用于選擇性地將內(nèi)部產(chǎn)生的接收選通信號(hào)或由該外部數(shù)據(jù)時(shí)鐘信號(hào)推導(dǎo)出的接收選通信號(hào)施加到接收采樣電路的采樣輸入端上。
圖3示出SDRAM 320，其能夠以上述方式進(jìn)行轉(zhuǎn)換。SDRAM 320包括圖1中所示的常規(guī)SDRAM 120的所有部分，但接收采樣電路DE的選通連接端子能夠利用模式轉(zhuǎn)換開關(guān)(多路復(fù)用器)29選擇性地連接到數(shù)據(jù)時(shí)鐘接收采樣電路的輸出端上或者內(nèi)部時(shí)鐘發(fā)生器TG的輸出端上。轉(zhuǎn)換開關(guān)29的相應(yīng)轉(zhuǎn)換狀態(tài)通過轉(zhuǎn)換位MUB的二進(jìn)制值來確定。
在所示的示例性實(shí)施例中，模式寄存器23的單獨(dú)的配置位被用作模式轉(zhuǎn)換位MUB，并且經(jīng)由線28被施加到轉(zhuǎn)換開關(guān)29的控制輸入端上。對(duì)于具有單向數(shù)據(jù)時(shí)鐘傳輸?shù)墓ぷ髂Ｊ絹碚f，模式寄存器32中的模式位被設(shè)置為“1”，而對(duì)于具有雙向數(shù)據(jù)時(shí)鐘傳輸?shù)某Ｒ?guī)模式來說，該模式位保持被設(shè)置為“0”。
參考圖2和圖3所說明的SDRAM 220和320以及相關(guān)的控制器可以被設(shè)計(jì)用于單倍數(shù)據(jù)速率(SDR工作)，其中以系統(tǒng)時(shí)鐘的頻率來傳輸數(shù)據(jù)，并且可以被設(shè)計(jì)用于以倍增的數(shù)據(jù)速率工作。在單倍和雙倍數(shù)據(jù)速率的情況下，可以省略相應(yīng)的內(nèi)部時(shí)鐘發(fā)生器TG和TG′，并且可以將系統(tǒng)時(shí)鐘CLK的時(shí)鐘邊沿直接用于相應(yīng)的選通信號(hào)SSS和SSS′。在單倍數(shù)據(jù)速率的情況下，于是可以以這樣的方式來設(shè)計(jì)發(fā)送采樣電路SS和SS′(以及用于提取數(shù)據(jù)的電路)，使得僅僅在CLK的下降沿上或僅僅在CLK的上升沿上實(shí)現(xiàn)所述采樣。在雙倍數(shù)據(jù)速率的情況下，可以以這樣的方式來設(shè)計(jì)所述電路，使得在CLK的下降沿和CLK的上升沿上實(shí)現(xiàn)所述采樣。
當(dāng)然，本發(fā)明并不限于上面參考附圖所說明的實(shí)施例，所述實(shí)施形式只應(yīng)被看作是本發(fā)明的可能的實(shí)現(xiàn)方案的實(shí)例。所述電路的修改和其他變型都可以在本發(fā)明思想的范圍內(nèi)。為了考慮信號(hào)在存儲(chǔ)電路內(nèi)的傳播時(shí)間，可以在不同的信號(hào)路徑中設(shè)置固定的補(bǔ)償延遲，其出于清晰的目的而未在附圖中示出。
權(quán)利要求
1.一種RAM存儲(chǔ)電路(220；320)，包括多個(gè)可被選擇性地尋址的存儲(chǔ)單元(26)；用于接收和發(fā)送數(shù)據(jù)(DAT′，DAT)的數(shù)據(jù)連接端子(D)；用于接收用于選擇存儲(chǔ)單元的地址信息(ADR)的地址輸入端(A)；用于接收命令的命令輸入端(B)；用于接收系統(tǒng)時(shí)鐘信號(hào)(CLK)的時(shí)鐘輸入端(C)；存取控制裝置(25)，其響應(yīng)所述地址信息和已接收的命令，以便在所述系統(tǒng)時(shí)鐘信號(hào)的控制下將所接收的數(shù)據(jù)寫入到已利用所述地址信息選擇的存儲(chǔ)單元或者從所述存儲(chǔ)單元中讀取要發(fā)送的數(shù)據(jù)；用于利用接收選通信號(hào)(ESS)來對(duì)所接收的數(shù)據(jù)進(jìn)行采樣的接收采樣電路(DE)；用于利用發(fā)送選通信號(hào)(SSS)來對(duì)要發(fā)送的數(shù)據(jù)進(jìn)行采樣的發(fā)送采樣電路(DS)；發(fā)送選通信號(hào)產(chǎn)生裝置(TG)，其在通過所接收的系統(tǒng)時(shí)鐘信號(hào)來進(jìn)行同步的情況下產(chǎn)生發(fā)送選通信號(hào)；其特征在于，接收選通信號(hào)產(chǎn)生裝置(TG)，所述接收選通信號(hào)產(chǎn)生裝置(TG)在通過所接收的系統(tǒng)時(shí)鐘信號(hào)(cLK)來進(jìn)行同步的情況下在內(nèi)部產(chǎn)生接收選通信號(hào)(ESS)。
2.如權(quán)利要求1所述的RAM存儲(chǔ)電路(220，320)，其特征在于，裝置(SS)，所述裝置(SS)用于發(fā)送與所發(fā)送的數(shù)據(jù)并行的與所發(fā)送的數(shù)據(jù)(DAT)的時(shí)鐘同步的數(shù)據(jù)時(shí)鐘信號(hào)(DTS)。
3.如權(quán)利要求2所述的RAM存儲(chǔ)電路(320)，其特征在于，所述用于發(fā)送數(shù)據(jù)時(shí)鐘信號(hào)的裝置(SS)是雙向數(shù)據(jù)時(shí)鐘信號(hào)端口(S，SS，SE)的一部分，該雙向數(shù)據(jù)時(shí)鐘信號(hào)端口也包括用于接收與所接收的數(shù)據(jù)(DAT′)的時(shí)鐘同步的外部數(shù)據(jù)時(shí)鐘信號(hào)(DTS′)，并且設(shè)置有轉(zhuǎn)換裝置(29)，用于選擇性地由所接收的系統(tǒng)時(shí)鐘信號(hào)(CKL)或所接收的外部數(shù)據(jù)時(shí)鐘信號(hào)(DTS′)推導(dǎo)出所述接收選通信號(hào)(ESS)。
4.如權(quán)利要求3所述的RAM存儲(chǔ)電路(320)，其特征在于，確定所述轉(zhuǎn)換裝置(29)的轉(zhuǎn)換狀態(tài)的轉(zhuǎn)換位(MUB)是存儲(chǔ)電路的可編程的模式寄存器(23)中的配置位。
全文摘要
本發(fā)明涉及一種RAM存儲(chǔ)電路，其包括多個(gè)可被選擇性地尋址的存儲(chǔ)單元；用于接收和發(fā)送數(shù)據(jù)的數(shù)據(jù)連接端子；用于接收用于選擇存儲(chǔ)單元的地址信息的地址輸入端；用于接收命令的命令輸入端；用于接收系統(tǒng)時(shí)鐘信號(hào)的時(shí)鐘輸入端；存取控制裝置，其響應(yīng)所述地址信息和已接收的命令，以便在系統(tǒng)時(shí)鐘信號(hào)的控制下將所接收的數(shù)據(jù)寫入到利用所述地址信息所選擇的存儲(chǔ)單元或者從利用所述地址信息所選擇的存儲(chǔ)單元中讀取要發(fā)送的數(shù)據(jù)；用于利用接收選通信號(hào)來對(duì)所接收的數(shù)據(jù)進(jìn)行采樣的接收采樣電路；用于利用發(fā)送選通信號(hào)來對(duì)要發(fā)送的數(shù)據(jù)進(jìn)行采樣的發(fā)送采樣電路；發(fā)送選通信號(hào)產(chǎn)生裝置，其在通過所接收的系統(tǒng)時(shí)鐘信號(hào)來進(jìn)行同步的情況下產(chǎn)生發(fā)送選通信號(hào)。本發(fā)明提供一種接收選通信號(hào)產(chǎn)生裝置，其在通過所接收的系統(tǒng)時(shí)鐘信號(hào)來進(jìn)行同步的情況下在內(nèi)部產(chǎn)生接收選通信號(hào)。
文檔編號(hào)G11C11/4093GK1856835SQ200480027947
公開日2006年11月1日 申請(qǐng)日期2004年9月21日 優(yōu)先權(quán)日2003年9月27日
發(fā)明者A·雅各布斯 申請(qǐng)人:英飛凌科技股份公司