專利名稱：可以抑制噪音并供給電源電位的半導(dǎo)體集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路裝置在測試動作模式時向內(nèi)部電路供給電源電位的結(jié)構(gòu)。更特定的是本發(fā)明涉及具有在測試模式動作中將從外部供給的任意的電壓供給內(nèi)部電路的電源供給電路的半導(dǎo)體集成電路裝置。
半導(dǎo)體集成電路裝置隨著動態(tài)隨機存取型存儲器(以下，稱為DRAM)等半導(dǎo)體存儲器的集成度的提高，必須確保構(gòu)成該電路的微細化的晶體管的可靠性，另一方面，必須同時滿足與半導(dǎo)體集成電路的外部的數(shù)據(jù)收發(fā)的接口的規(guī)格等的要求。
因此，在半導(dǎo)體存儲器等半導(dǎo)體集成電路裝置中，通常搭載將外部電源電位Ext．Vcc降壓而生成內(nèi)部電源電位int．Vcc的降壓電源電路。
此外，在DRAM中，不僅必須確保構(gòu)成存儲單元的存儲單元電容器的可靠性，而且必須采用考慮了確保數(shù)據(jù)讀出時的噪音耐性、耗電低以及讀出電壓余量等的電路結(jié)構(gòu)。因此，在DRAM中，向作為存儲單元電容器的存儲節(jié)點的對向電極的單元片供給內(nèi)部電源電位int．Vcc的1／2的電位，并且作為位線對的預(yù)充電電位，供給內(nèi)部電源電位int．Vcc的1／2的電位。
此外，為了改善晶體管的漏電流特性以及降低寄生電容等目的，向基板供給負電位(基板電位)。
即，在DRAM中。從外部供給的外部電源電位Ext．Vcc即使是例如3．3V等單一的電位，通常也搭載已搭載在DRAM內(nèi)部的降壓電源電路、單元片電壓發(fā)生電路、位線預(yù)充電電壓發(fā)生電路和基板電位發(fā)生電路等多個內(nèi)部電源電路。
為了保證內(nèi)部電路的穩(wěn)定動作，上述內(nèi)部電源電路設(shè)計為在外部電源電位Ext．Vcc變化時也發(fā)生穩(wěn)定的電位電平。然而，在器件的動作試驗中，為了把握其動作余量，有時有意識地使上述內(nèi)部電源電位在某一范圍內(nèi)變化，把握器件的動作狀態(tài)。但是，在通過上述內(nèi)部電源電路向內(nèi)部電路供給將外部電源電位Ext．Vcc變換后的電位的結(jié)構(gòu)中，難于從外部將生成內(nèi)部電源電位的電位電平設(shè)定為所希望的值。
另一方面，例如，在DRAM等中，作為出廠前的篩選測試，是進行所謂的稱為老化測試的加速試驗。該試驗的目的是通過使器件在高電壓及高環(huán)境溫度等加速條件下進行動作而使在存儲單元電容器、晶體管的柵極絕緣膜、多層配線等中存在的潛在化的不良狀態(tài)顯現(xiàn)出來。在這樣的加速試驗中，必須百給內(nèi)部電路加上所希望的電源電位而不是上述內(nèi)部電源電路生成的電位。
圖9是表示可以取代搭載在半導(dǎo)體集成電路裝置中的內(nèi)部電源電路生成的電壓而將從外部加的電壓加到內(nèi)部電路上的先有的電位供給電路8000的結(jié)構(gòu)的框圖。
參見圖9，電位供給電路8000具有通過從DRAM的外部供給的控制信號和地址信號的組合而發(fā)生活性測試模式信號STEST的測試模式信號發(fā)生電路8010、與測試模式信號STEST的活性化相應(yīng)地將內(nèi)部電源節(jié)點ns與接收外部的供給電位的端子8020連接而在測試模式信號的不活性期間中將內(nèi)部電源節(jié)點ns與端子8020電氣分離的電壓施加電路8040和在測試模式信號STEST的不活性期間中向內(nèi)部電源節(jié)點ns供給內(nèi)部電源電壓int．V而在測試模式信號的活性期間中停止動作的內(nèi)部電源電壓發(fā)生電路8030。
在圖9中，假定內(nèi)部電源電壓發(fā)生電路8030有代表性地表示降壓電源電路、單元片電壓發(fā)生電路、位線預(yù)充電電壓發(fā)生電路、基板電位發(fā)生電路等中的某一個電路。
另外，假定測試模式信號STEST的電平在活性期間是內(nèi)部電源電壓電平int．Vcc，在不活性期間是接地電位電平GND。


圖10是用于說明圖9所示的電壓施加電路8040的結(jié)構(gòu)的電路圖。
參見圖10，電壓施加電路8040包括接收測試模式信號STEST的反相器INV500、串聯(lián)連接在外部電源電壓Ext．Vcc與接地電位GND之間的P溝道MOS晶體管P502和N溝道MOS晶體管N502、串聯(lián)連接在外部電源電壓Ext．Vcc與接地電位GND之間的P溝道MOS晶體管P504和N溝道MOS晶體管N504。
晶體管N502的柵極接收信號STEST，晶體管N504的柵極接收反相器INV500的輸出。晶體管P604的柵極與晶體管P502和N502的連接接點n502連接，晶體管P502的柵極與晶體管P504和N504的連接接點n504連接。
電壓施加電路8040進而包括串聯(lián)連接在外部電源電壓Ext．Vcc與負電位的基板電位Vbb之間的P溝道MOS晶體管P506和N溝道MOS晶體管N506、串聯(lián)連接在外部電源電壓Ext．Vcc與基板電位Vbb之間的P溝道MOS晶體管P508和N溝道MOS晶體管N508。
晶體管P506的柵極與接點n504連接，晶體管P508的柵極與接點n502連接。晶體管N508的柵極與晶體管P506和N506的連接接點n506連接，晶體管N506的柵極與晶體管P508和N508的連接接點n508連接。
電壓施加電路8040進而具有與端子8020和內(nèi)部電源節(jié)點ns之間連接并利用接點n508的電位電平控制柵極電位的N溝道MOS晶體管N510。
下面，簡單說明電壓施加電路8040的動作。
測試模式信號STEST成為活性狀態(tài)(高電平內(nèi)部電源電壓電平int．Vcc)時，反相器INV500的輸出就成為低電平(接地電位電平GND)。與此相應(yīng)地，晶體管N502就成為導(dǎo)通狀態(tài)，而晶體管N504成為截止狀態(tài)。
因此，晶體管P504的柵極電位由于晶體管N504而成為接地電位GND電平，晶體管P504成為導(dǎo)通狀態(tài)。因此，接點n504的電位電平成為外部電源電壓Ext．Vcc。與此相反，晶體管P502則仍然是截止狀態(tài)。因此，接點n502的電位電平成為接地電位GND。
與接點n504的電位成為外部電源電壓Ext．Vcc相應(yīng)地，晶體管P506成為截止狀態(tài)，與接點n502的電位成為接地電位GND相應(yīng)地，晶體管P508成為導(dǎo)通狀態(tài)。
因此，與接點n508的電位成為外部電源電壓Ext．Vcc相應(yīng)地，晶體管N506的柵極電位成為外部電源電壓Ext．Vcc，所以，成為導(dǎo)通狀態(tài)。這樣，接點n506的電位電平成為負電位的基板電位Vbb。因此，晶體管N508是截止狀態(tài)。
通過接點n508的電位成為外部電源電壓Ext．Vcc，晶體管N510成為導(dǎo)通狀態(tài)，端子8020與內(nèi)部電源節(jié)點ns連接，從而可以從端子8020向內(nèi)部電源節(jié)點ns供給電位。
與此相反，信號STEST在非活性狀態(tài)(低電平接地電位電平)下，晶體管N504導(dǎo)通，晶體管N502成為截止狀態(tài)，所以，晶體管P502成為導(dǎo)通狀態(tài)，而晶體管P504成為截止狀態(tài)。因此，接點n502的電平成為外部電源電壓Ext．Vcc，而接點n504的電平成為接地電位電平。
這樣，晶體管P506就成為導(dǎo)通狀態(tài)，接點n506的電位成為外部電源電壓Ext．Vcc．與此相應(yīng)地，晶體管N508導(dǎo)通，所以，接點n508的電位即晶體管N510的柵極電位成為基板電位Vbb。通過晶體管N510成為截止狀態(tài)，端子8020就與內(nèi)部電源節(jié)點ns電氣分離。
即，信號STEST在活性狀態(tài)下，外部電源電位Ext．Vcc加到晶體管N510的柵極上，信號STEST在非活性狀態(tài)下，基板電位Vbb加到晶體管N510的柵極上。
在測試模式信號STEST的活性時，將外部電源電壓Ext．Vcc供給晶體管N510的柵極，是由于從外部通過端子8020可以給內(nèi)部電源節(jié)點ns加上達到約內(nèi)部電源電位int．Vcc的電壓。
另外，在測試模式信號STEST的非活性時，向晶體管N510的柵極供給基板電位Vbb，是由于下拉信號加到端子8020上時，不會使該下拉信號傳達到內(nèi)部電源節(jié)點ns。但是，設(shè)晶體管N510的閾值為Vth時，下拉信號的大小小于電位(Vbb-Vth)時，晶體管N510成為導(dǎo)通狀態(tài)，該下拉信號將傳達到內(nèi)部電源節(jié)點ns。另一方面，上拉信號加到端子8020上時，由于晶體管N510是N溝道MOS晶體管，所以，在該截止狀態(tài)下，即使上拉信號加到端子8020上，也可以維持截止狀態(tài)，從而可以防止上拉信號加到內(nèi)部電源節(jié)點ns上。
然而，在圖10所示的電位供給電路8040中，在測試模式信號STEST的活性時，電壓(｜Ext．Vcc｜+｜Vbb｜)加到晶體管N508和P506的源極·漏極間以及晶體管N506的柵極·源極間，在測試模式信號STEST的非活性時，電壓(｜Ext．Vcc｜+｜Vbb｜)加到晶體管N506和P508的源極·漏極間以及晶體管N508的柵極·源極間。
近年來，隨著半導(dǎo)體集成電路裝置的微細化，柵極氧化膜等的耐壓在降低。特別是，比老化等通常動作高的高電壓加到晶體管上時，這一問題就更為顯著。因此，從可靠性的角度考慮，最好不要給晶體管加上比較高的電壓(｜Ext．Vcc｜+｜Vbb｜)。
另外，在測試模式中，從外部通過端子8020向內(nèi)部電路供給電位時，由于晶體管的耐壓限制，這就意味著難于向內(nèi)部電路供給十分高的電壓。
本發(fā)明的目的旨在提供具有從半導(dǎo)體集成電路的外部與內(nèi)部電源電路的輸出無關(guān)地可以將絕對值十分大的任意的電壓從外部加到內(nèi)部電路上的電位供給電路的半導(dǎo)體集成電路裝置。
本發(fā)明的另一目的在于提供具有從外部將任意的電壓加到內(nèi)部電路上的電位供給電路并且可以防止下拉等外部引線的噪音傳達到內(nèi)部電路的半導(dǎo)體集成電路裝置。
總之，本發(fā)明是半導(dǎo)體集成電路裝置，具有控制電路、內(nèi)部電路、內(nèi)部電源電路和電壓施加電路。
控制電路根據(jù)外部的指示控制半導(dǎo)體集成電路裝置的動作。內(nèi)部電路在與外部之間進行信號的收發(fā)。內(nèi)部電源電路接收外部電源電位，在通常動作模式下，生成供給用于內(nèi)部電路的動作的內(nèi)部電源電位。
電壓施加電路由控制電路進行控制，在測試動作模式下，取代內(nèi)部電源電路的輸出，從外部供給向內(nèi)部電路供給的內(nèi)部電源電位。
電壓施加電路包括端子、第1場效應(yīng)晶體管、第2場效應(yīng)晶體管和第3場效應(yīng)晶體管。
端子接收從外部供給的電位。第1場效應(yīng)晶體管設(shè)置在端子與內(nèi)部節(jié)點之間，在測試動作模式下，成為導(dǎo)通狀態(tài)。
第2場效應(yīng)晶體管設(shè)置在內(nèi)部節(jié)點與內(nèi)部電源電路的輸出之間，在測試動作模式下，成為導(dǎo)通狀態(tài)，并且在通常動作模式下，成為截止狀態(tài)。第3場效應(yīng)晶體管設(shè)置在端子與第1場效應(yīng)晶體管的柵極之間，在通常動作模式下成為導(dǎo)通狀態(tài)，并且在測試動作模式下成為截止狀態(tài)。
最好內(nèi)部電路包括由控制電路控制的在與半導(dǎo)體集成電路裝置的外部間進行存儲數(shù)據(jù)的收發(fā)的存儲電路。此外，存儲電路配置為矩陣狀，具有包含用于保持存儲數(shù)據(jù)的多個存儲單元的存儲單元陣列和由控制電路控制的用于在外部與存儲單元之間進行數(shù)據(jù)的收發(fā)的輸入輸出電路。控制電路在通常動作模式下，根據(jù)供給端子的指示對輸入輸出電路指示數(shù)據(jù)屏蔽動作。
或者，最好第1、第2和第3場效應(yīng)晶體管分別是第1導(dǎo)電型的MOS晶體管。此外，電壓施加電路包含第2導(dǎo)電型的第4MOS晶體管、第2導(dǎo)電型的第5MOS晶體管和第2導(dǎo)電型的第6MOS晶體管。第2導(dǎo)電型的第4MOS晶體管設(shè)置在端子與內(nèi)部節(jié)點之間，在測試動作模式下，成為導(dǎo)通狀態(tài)。第2導(dǎo)電型的第5MOS晶體管設(shè)置在內(nèi)部節(jié)點與內(nèi)部電源電路的輸出之間，在測試動作模式下成為超導(dǎo)通狀態(tài)，并且在通常動作模式下成為截止狀態(tài)。第2導(dǎo)電型的第6MOS晶體管設(shè)置在端子與第4MOS晶體管的柵極之間，在通常動作模式下成為導(dǎo)通狀態(tài)，并且在測試動作模式下成為截止狀態(tài)。
因此，本發(fā)明的主要的優(yōu)點就是可以從半導(dǎo)體集成電路的外部與內(nèi)部電源電路的輸出無關(guān)地從外部給內(nèi)部電路加上絕對值十分大的任意的電壓。而且，可以防止下拉信號等外部的噪音傳達到內(nèi)部電路。
本發(fā)明的其他優(yōu)點是從外部供給電位時不需要增加外部端子的個數(shù)，從而可以抑制芯片面積的增大。
本發(fā)明的另一優(yōu)點是可以從外部給內(nèi)部電路加上任意極性的電壓，并且可以防止下拉信號等外部的噪音傳達到內(nèi)部電路。
圖1是表示本發(fā)明實施例1的半導(dǎo)體集成電路裝置1000的結(jié)構(gòu)的概略框圖。
圖2是用于更詳細地說明圖1所示的存儲單元陣列100．1的結(jié)構(gòu)的框圖。
圖3是用于說明包含在圖1所示的電壓施加電路220中的電壓施加控制電路2000的結(jié)構(gòu)的電路圖。
圖4是表示圖1所示的耦合電路2100的結(jié)構(gòu)的電路圖。
圖5是用于說明電壓施加控制電路2000和耦合電路2100的動作的時序圖。
圖6是表示搭載在本發(fā)明實施例2的半導(dǎo)體存儲裝置中的耦合電路2102的結(jié)構(gòu)的電路圖。
圖7是表示搭載在本發(fā)明實施例3的半導(dǎo)體存儲裝置中的耦合電路2104的結(jié)構(gòu)的電路圖。
圖8是用于說明電壓施加控制電路2000和耦合電路2104的動作的時序圖。
圖9是表示先有的電位供給電路8000的結(jié)構(gòu)的概略框圖。
圖10是用于說明電壓施加電路8040的結(jié)構(gòu)的電路圖。
(實施例1)圖1是表示本發(fā)明實施例1的半導(dǎo)體存儲裝置1000的結(jié)構(gòu)的概略框圖。
在圖1中，是假定半導(dǎo)體存儲裝置1000為DRAM來說明的，但是，通過以下的說明可知，本發(fā)明不限于半導(dǎo)體存儲裝置1000，可以更一般地適用于搭載內(nèi)部電源電路的半導(dǎo)體集成電路裝置。
參見圖1，半導(dǎo)體存儲裝置1000具有接收外部的外部電源電壓Ext．Vcc的電源端子10、接收外部的接地電位GND的接地端子12和存儲單元陣列塊100．1～100．4。存儲單元陣列塊100．1～100．4包含排列為矩陣狀的存儲單元MC、在存儲單元的行方向排列的多個字線WL和在存儲單元的列方向排列的位線對BL，／BL。在圖1中，有代表性地表示出了存儲單元陣列塊100．1中的1個存儲單元和與其對應(yīng)的字線WL和位線對BL，／B L。
半導(dǎo)體存儲裝置1000進而具有接收外部的地址信號的地址信號輸入端子群110、用于對地址信號進行緩沖處理的地址緩沖器112、接收外部的控制信號的控制信號輸入端子群114、用于對控制信號進行緩沖處理的控制信號緩沖器116，分別與存儲單元陣列塊100．1～100．4對應(yīng)地設(shè)置的用于根據(jù)從外部供給的地址信號選擇對應(yīng)的存儲單元陣列塊中的存儲單元行(字線)的行譯碼器104．1～104．4、分別與存儲單元陣列塊100．1～100．4對應(yīng)地設(shè)置的用于根據(jù)從外部供給的地址信號選擇對應(yīng)的存儲單元陣列塊中的存儲單元列(位線對)的列譯碼器102．1～102．4、分別與列譯碼器102．1～102．4對應(yīng)地設(shè)置的用于在與所選擇的存儲單元之間進行數(shù)據(jù)的收發(fā)的I／O門106．1～106．4和接收作為外部的控制信號的行地址選通信號／RAS、列地址選通信號／CAS、輸出起動信號／OE、允許寫入信號／WE等控制信號用于控制半導(dǎo)體存儲裝置1000的動作的控制電路200。
半導(dǎo)體存儲裝置1000進而具有在測試模式下接收從外部供給的電位的端子118。雖然不特別限定，但是，端子118在通常動作模式下接收用于指示對從數(shù)據(jù)輸入輸出端子輸入的數(shù)據(jù)的數(shù)據(jù)屏蔽動作的數(shù)據(jù)屏蔽信號DQM。在通常動作模式下，數(shù)據(jù)屏蔽信號DQM通過緩沖器120供給半導(dǎo)體存儲裝置1000，控制電路200控制數(shù)據(jù)輸入輸出緩沖器130，執(zhí)行對數(shù)據(jù)輸入輸出的數(shù)據(jù)屏蔽動作。在測試動作模式下沒有使用該數(shù)據(jù)屏蔽信號DQM時，在通常動作模式下可以將接收這種數(shù)據(jù)屏蔽信號DQM的端子118作為在測試動作模式下接收外部的電位的端子共用。在測試動作模式下，規(guī)定緩沖器120停止其動作。
可以進行這種共用的端子不限于接收數(shù)據(jù)屏蔽信號DQM的端子，例如，也可以使用接收芯片選擇信號／CS的端子。
如果采用這樣的結(jié)構(gòu)，在從外部供給電位時，不需要增加外部端子的個數(shù)，從而可以抑制芯片面積的增大。
半導(dǎo)體存儲裝置1000進而具有根據(jù)控制信號和地址信號的組合而指定測試模式時生成活性的測試模式信號TEST的測試模式檢測電路210、接收外部電源電壓Ext．Vcc和接地電位GND生成基準電位Vref的基準電位發(fā)生電路300、接收外部電源電壓Ext．Vcc和接地電位GND并根據(jù)基準電位生成內(nèi)部電源電位int．Vcc的降壓電源電路310、生成比接地電位GND低的基板電位Vbb的基板電位發(fā)生電路320、接收降壓電源電路310的輸出的內(nèi)部電源電位int．Vcc生成電位int．Vcc的1／2的電平的單元片電位Vcp的單元片電位生成電路330、接收降壓電源電路310的輸出的內(nèi)部電源電位int．Vcc生成電位int．Vcc的1／2電平的位線預(yù)充電電位Vbp的位線預(yù)充電電位生成電路340和接收從端子118供給的電位并供給單元片電位發(fā)生電路330的輸出節(jié)點ns1和位線預(yù)充電電位生成電路340的輸出節(jié)點ns2的電壓施加電路220。
與測試模式信號TEST的活化相應(yīng)地，單元片電位發(fā)生電路330和位線預(yù)充電電位生成電路340停止其動作，電壓施加電路220成為活性狀態(tài)，將端子118的電位供給節(jié)點ns1和ns2。
電壓施加電路220包括接收測試模式信號TEST，生成電壓施加控制信號的電壓施加控制電路2000和根據(jù)電壓施加控制信號的控制將端子118與電源節(jié)點ns1和ns2耦合的耦合電路2100。
半導(dǎo)體存儲裝置1000進而具有數(shù)據(jù)輸入輸出端子DQ0～DQn-1和數(shù)據(jù)輸入輸出緩沖器130。
圖2是用于更詳細地說明圖1所示的存儲單元陣列100．1的結(jié)構(gòu)的框圖。
圖2所示的結(jié)構(gòu)，是所謂的共用讀出放大器結(jié)構(gòu)，2組位線對BL1，／BL1、位線對BL2，／BL2共有1個讀出放大器SA。
讀出放大器SA由讀出放大器控制線SON和／SOP控制而激活。讀出放大器SA包括串聯(lián)連接在讀出放大器控制線／SOP和SON之間的P溝道MOS晶體管P21和N溝道MOS晶體管N21和串聯(lián)連接在讀出放大器控制線／SOP和SON之間的P溝道MOS晶體管P22和N溝道MOS晶體管N22。
晶體管P21和N21的柵極與晶體管P22和N22的連接節(jié)點nd2耦合，晶體管P22和N22的柵極與晶體管P21和N21的連接節(jié)點nd1耦合。
連接節(jié)點nd1通過由信號SOI1控制的選通晶體管N21和由信號SOI2控制的選通晶體管N23有選擇地與位線BL1或BL2耦合。
存儲單元MC包括存儲單元晶體管N11和一端與單元片電位Vcp耦合另一端通過存儲單元晶體管N11與位線BL1耦合的存儲單元電容器C。存儲單元晶體管的柵極與字線WL耦合。
此外，位線預(yù)充電電路BPCKT包括由信號SEQ控制的用于使位線對BL1和／BL1的電位源極位線對BL2和／BL2的電位均衡的晶體管N41和由信號SEQ控制的用于使位線預(yù)充電電位Vbp傳達到位線對BL1和／BL1源極位線對BL2和／BL2的晶體管N42和N43。
由讀出放大器放大的數(shù)據(jù)通過由列譯碼器102．1的列選擇信號CSL激活的晶體管N31和N32傳達到局部I／O線對L-I／O。
如上所述，單元片電位Vcp供給存儲單元MC中的存儲單元電容器C，位線預(yù)充電電位Vbp作為位線對的均衡電位供給位線對BL1，／BL1等。
圖3是用于說明包含在圖1所示的電壓施加電路220中的電壓施加控制電路2000的結(jié)構(gòu)的電路圖。
參見圖3，電壓施加控制電路2000包括以接地電位GND和內(nèi)部電源電位int．Vcc而動作并接收測試模式檢測電路210的測試模式信號TEST的反相器INV100、串聯(lián)連接在外部電源電壓Ext．Vcc與接地電位GND之間的P溝道MOS晶體管P100和N溝道N100、源極串聯(lián)連接在外部電源電壓Ext．Vcc與接地電位GND之間的P溝道MOS晶體管P102和N溝道MOS晶體管N102。
晶體管P100的柵極與晶體管P102和N102的連接節(jié)點n2耦合，晶體管P102的柵極與晶體管P100和N100的連接節(jié)點n1耦合。節(jié)點n2的電位電平作為信號ETEST而輸出，反相器INV100的輸出作為信號ZTEST而輸出。
電壓施加控制電路2000進而具有以接地電位GND和外部電源電位Ext．Vcc而動作、接收節(jié)點n2的電位并輸出信號ZETEST的反相器INV102。
因此，信號ZTEST的電平在接地電位GND和內(nèi)部電源電位int．Vcc之間變化，信號ETEST和信號ZETEST的電平在接地電位GND和外部電源電位Ext．Vcc之間變化。
圖4是表示圖1所示的耦合電路2100的結(jié)構(gòu)的電路圖。
參見圖4，耦合電路2100具有串聯(lián)連接在端子118與內(nèi)部電源節(jié)點ns1(和ns2)之間的N溝道MOS晶體管N112和N114、與端子118和晶體管N112之間耦合的柵極電位由信號ZTEST控制的N溝道MOS晶體管N110、與外部電源電位Ext．Vcc和晶體管N112的柵極之間耦合的柵極電位由信號ZETEST控制的P溝道MOS晶體管P110．設(shè)置在內(nèi)部電源節(jié)點ns1側(cè)的晶體管N114的柵極電位由信號ETEST控制。
通過以下的說明可知，晶體管N112防止加到端子118上的下拉信號傳達到內(nèi)部電源節(jié)點ns1(ns2)。
圖5是用于說明圖3和圖4所示的電壓施加控制電路2000和耦合電路2100的動作的時序圖。
在時刻t0，測試模式信號TEST是非活性狀態(tài)(低電平)，信號ZTEST和信號ETEST的電平分別是外部電源電位Ext．Vcc、內(nèi)部電源電位int．Vcc和接地電位GND。
因此，晶體管N114是截止狀態(tài)。另一方面，晶體管N110是導(dǎo)通狀態(tài)，晶體管P110成為截止狀態(tài)。這樣，端子118的電位就直接加到晶體管N112的柵極上。
因此，在時刻t1，上拉信號進入端子118時，晶體管N112的柵極電位就相應(yīng)地上升，從而晶體管N112成為導(dǎo)通狀態(tài)。這樣，上拉信號就傳達到晶體管N112與晶體管N114的連接節(jié)點n3。但是，由于晶體管N114是截止狀態(tài)，所以，上拉信號不會傳達到內(nèi)部電源節(jié)點ns1(或ns2)。
此外，在時刻t2，下拉進入端子118時，晶體管N112的柵極電位成為負電位，由于晶體管N112成為截止狀態(tài)，所以，下拉信號不會傳達到內(nèi)部電源節(jié)點ns1(或ns2)。
因此，測試模式信號是非活性的，在通常的動作模式下，單元片電位發(fā)生電路330和位線預(yù)充電電位生成電路340的電位就供給內(nèi)部電源節(jié)點ns1和ns2。
此外，在時刻t3，測試模式信號TEST成為活性狀態(tài)(高電平)時，信號ZETEST、信號ZTEST和信號ETEST的電平分別成為接地電位GND、接地電位GND、外部電源電位Ext．Vcc。
因此，晶體管N112和N114的柵極電位成為外部電源電位Ext．Vcc，晶體管N112和N114成為導(dǎo)通狀態(tài)。另一方面，晶體管N110成為截止狀態(tài)。這樣，端子118的電位就通過晶體管N112和N114直接加到內(nèi)部電源節(jié)點ns1和ns2上。即，從時刻t4到時刻t5，加到端子118上的電位變化時，與此相應(yīng)地，加到內(nèi)部電源節(jié)點ns1和ns2上的電位也發(fā)生變化。
如果采用上述結(jié)構(gòu)，構(gòu)成電壓施加控制電路2000和耦合電路2100的任何1個晶體管都不會加上先有例那樣的高電壓(｜Ext．Vcc｜+｜Vbb｜)。
而且，在測試模式非活性期間，可以防止下拉或上拉信號傳達到內(nèi)部電源節(jié)點。在測試模式活性時，可以從端子118將所希望的電位作為內(nèi)部電源電位供給內(nèi)部電路。
(實施例2)圖6是表示搭載在本發(fā)明實施例2的半導(dǎo)體存儲裝置中的耦合電路2102的結(jié)構(gòu)的電路圖。
實施例2的半導(dǎo)體存儲裝置的其他部分的結(jié)構(gòu)和實施例1的半導(dǎo)體存儲裝置的結(jié)構(gòu)相同，所以，不重復(fù)說明。
參見圖6，耦合電路2102具有串聯(lián)連接在端子118與內(nèi)部電源節(jié)點ns1(和ns2)之間的P溝道MOS晶體管P212和P214、與端子118和晶體管P212的柵極之間耦合的柵極電位由信號TEST控制的P溝道MOS晶體管210、與接地電位GND和晶體管P212的柵極之間耦合的柵極電位由信號ETEST控制的N溝道MOS晶體管N210。設(shè)置在內(nèi)部電源節(jié)點ns1側(cè)的晶體管P214的柵極電位由信號ZETEST控制。
通過以下的說明可知，晶體管P212防止加到端子118上的上拉信號傳達到內(nèi)部電源節(jié)點ns1(ns2)。
下面，簡單說明耦合電路2102的動作。
測試模式信號TEST在非活性狀態(tài)(低電平)下，信號ETEST、信號TEST和信號ZETEST的電平分別為接地電位GND、接地電位GND、外部電源電位Ext．Vcc。
因此，晶體管P214是截止狀態(tài)。另一方面，晶體管P210是導(dǎo)通狀態(tài)，晶體管N210成為截止狀態(tài)。這樣，端子118的電位便直接加到晶體管P212的柵極上。
因此，下拉信號進入端子118時，晶體管P212的柵極電位就相應(yīng)地降低，晶體管P212成為導(dǎo)通狀態(tài)。這樣，下拉信號將傳達到晶體管P212與晶體管P214的連接節(jié)點n4。但是，由于晶體管P214是截止狀態(tài)，所以，下拉信號不會傳達到內(nèi)部電源節(jié)點ns1(或ns2)。
此外，上拉信號進入端子118時，晶體管P212的柵極電位成為正電位，由于晶體管P212成為截止狀態(tài)，所以，上拉信號不會傳達到內(nèi)部電源節(jié)點ns1(或ns2)。
因此，測試模式信號是非活性的，在通常的動作模式下，電源片電位發(fā)生電路330和位線預(yù)充電電位生成電路340的電位供給內(nèi)部電源節(jié)點ns1和ns2。
此外，測試模式信號TEST成為活性狀態(tài)(高電平)時，信號ETEST、信號TEST和信號ZETEST的電平分別成為外部電源電位Ext．Vcc、內(nèi)部電源電位int．Vcc和接地電位GND。
因此，晶體管P212和P214的柵極電位成為接地電位GND，晶體管N112和N114成為導(dǎo)通狀態(tài)。另一方面，晶體管P210成為截止狀態(tài)。這樣，端子118的電位就通過晶體管P212和P214直接加到內(nèi)部電源節(jié)點ns1和ns2上。即，加到端子118上的電位變化時，與此相應(yīng)地，加到內(nèi)部電源節(jié)點ns1和ns2上的電位也發(fā)生變化。
如果采用上述結(jié)構(gòu)，構(gòu)成電壓控制電路2000及耦合電路2102則任意一個晶體管也不致象現(xiàn)有例那樣施加很高的電壓(｜Ext．Vcc｜+｜Vbb｜)。
而且，在測試模式非活性期間中，可以防止下拉或上拉信號傳達到內(nèi)部電源節(jié)點。在測試模式活性時，可以從端子118將所希望的電位作為內(nèi)部電源電位供給內(nèi)部電路。
(實施例3)圖7是表示搭載在本發(fā)明實施例3的半導(dǎo)體存儲裝置中的耦合電路2104的結(jié)構(gòu)的電路圖。
實施例3的半導(dǎo)體存儲裝置的其他部分的結(jié)構(gòu)和實施例1的半導(dǎo)體存儲裝置的結(jié)構(gòu)相同，所以，不重復(fù)說明。
參見圖7，耦合電路2104具有串聯(lián)連接在端子118與內(nèi)部電源節(jié)點ns1(和ns2)之間的N溝道MOS晶體管N112和N114、與端子118和晶體管N112的柵極之間耦合的柵極電位由信號ZTEST控制的N溝道MOS晶體管N110、與外部電源電位Ext．Vcc和晶體管N112的柵極之間耦合的柵極電位由信號ZETEST控制的P溝道MOS晶體管P110。設(shè)置在內(nèi)部電源節(jié)點ns1側(cè)的晶體管N114的柵極電位由信號ETEST控制。
耦合電路2104進而具有串聯(lián)連接在端子118與內(nèi)部電源節(jié)點ns1(和ns2)之間的P溝道MOS晶體管P212和P214、與端子118和晶體管P212的柵極之間耦合的柵極電位由信號TEST控制的P溝道MOS晶體管P210、與接地電位GND和晶體管P212的柵極之間耦合的柵極電位由信號ETEST控制的N溝道MOS晶體管N210。設(shè)置在內(nèi)部電源節(jié)點ns1側(cè)的晶體管P214的柵極電位由信號ZETEST控制。
圖8是用于說明圖3和圖7所示的電壓施加控制電路2000和耦合電路2104的動作的時序圖。
在時刻t0，測試模式信號TEST是非活性狀態(tài)(低電平)，信號ZETEST、信號ZTEST、信號ETEST和信號TEST的電平分別為外部電源電位Ext．Vcc、內(nèi)部電源電位int．Vcc、接地電位GND、接地電位GND。
因此，晶體管N114和P214是截止狀態(tài)。另一方面，晶體管N110和P210是導(dǎo)通狀態(tài)，晶體管P110和N210成為截止狀態(tài)。這樣，端子118的電位就直接加到晶體管N112和P212的柵極上。
因此，在時刻t1，上拉信號進入端子118時，晶體管N112的設(shè)計電位就相應(yīng)地上升，晶體管N112成為導(dǎo)通狀態(tài)。這樣，上拉信號就傳達到晶體管N112和晶體管N114的連接節(jié)點n5。但是，由于晶體管N114是截止狀態(tài)，所以，上拉信號不會傳達到內(nèi)部電源節(jié)點ns1(或ns2)。
此外，在時刻t2，下拉信號進入端子118時，晶體管P212的設(shè)計電位就相應(yīng)地降低，晶體管P212成為導(dǎo)通狀態(tài)。這樣，下拉信號就傳達到晶體管P212和晶體管P214的連接節(jié)點n5。但是，由于晶體管P214是截止狀態(tài)，所以，下拉信號不會傳達到內(nèi)部電源節(jié)點ns1(或ns2)。
因此，測試模式信號是非活性的，在通常的動作模式下，單元片電位發(fā)生電路330和位線預(yù)充電電位生成電路340的電位就供給內(nèi)部單元節(jié)點ns1和ns2。
此外，在時刻t3，測試模式信號TEST成為活性狀態(tài)(高電平)時，信號ZETEST、信號ZTEST、信號ETEST和信號TEST的電平分別為接地電位GND、接地電位GND、外部電源電位Ext．Vcc、內(nèi)部電源電位int．Vcc。
因此，晶體管N112和N114的柵極電位成為外部電源電位Ext．Vcc，晶體管N112和N114成為導(dǎo)通狀態(tài)。另一方面，晶體管N110成為截止狀態(tài)。此外，晶體管P212和P214的設(shè)計電位成為接地電位GND，晶體管N112和N114成為導(dǎo)通狀態(tài)。另一方面，晶體管P210成為截止狀態(tài)。這樣，端子118的電位就通過晶體管P212和P214以及晶體管N112和N114直接加到內(nèi)部電源節(jié)點ns1和ns2上。
即，從時刻t4到時刻t5，加到端子118上的電位變化時，與此相應(yīng)地，加到內(nèi)部電源節(jié)點ns1和ns2上的電位也發(fā)生變化。這時，端子118的電位便通過P溝道MOS晶體管N溝道MOS晶體管加到內(nèi)部電源節(jié)點ns1或ns2上，所以，不受晶體管的閾值電壓的電壓降低的影響，可以將任意的電位供給內(nèi)部電源節(jié)點。
如果采用上述結(jié)構(gòu)，構(gòu)成電壓施加控制電路2000和耦合電路2104的任何1個晶體管，都不會加上先有例那樣的高電壓(｜Ext．Vcc｜+｜Vbb｜)。
而且，在測試模式非活性期間中，可以防止下拉或上拉信號傳達到內(nèi)部電源節(jié)點。在測試模式活性時，可以從端子118將所希望的而且是任意電平的電位作為內(nèi)部電源電位供給內(nèi)部電路。
權(quán)利要求
1．一種半導(dǎo)體集成電路裝置，其特征在于具有根據(jù)外部的指示控制上述半導(dǎo)體集成電路裝置的動作的控制電路、在與外部之間進行信號的收發(fā)的內(nèi)部電路、接收外部電源電位并在通常動作模式下生成供給上述內(nèi)部電路動作的內(nèi)部電源電位的內(nèi)部電源電路和由上述控制電路控制的在測試動作模式下取代上述內(nèi)部電源電路的輸出而從外部供給用于供給上述內(nèi)部電路的上述內(nèi)部電源電位的電壓施加電路，上述電壓施加電路包括接收從外部供給的電位的端子、設(shè)置在上述端子與內(nèi)部節(jié)點之間的在上述測試動作模式下成為導(dǎo)通狀態(tài)的第1場效應(yīng)晶體管、設(shè)置在上述內(nèi)部節(jié)點與上述內(nèi)部電源電路的輸出之間的在上述測試動作模式下成為導(dǎo)通狀態(tài)并且在上述通常動作模式下成為截止狀態(tài)的第2場效應(yīng)晶體管和設(shè)置在上述端子與上述第1場效應(yīng)晶體管的柵極之間的在上述通常動作模式下成為導(dǎo)通狀態(tài)并且在上述測試動作模式下成為截止狀態(tài)的第3場效應(yīng)晶體管。
2．按權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于上述第1、第2和第3場效應(yīng)晶體管分別是MOS晶體管。
3．按權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于上述內(nèi)部電路包含由上述控制電路控制的在與上述半導(dǎo)體集成電路裝置的外部之間進行存儲數(shù)據(jù)的收發(fā)的存儲電路，上述存儲電路具有配置成矩陣狀的包含用于保持上述存儲數(shù)據(jù)的多個存儲單元的存儲單元陣列和由上述控制電路控制的用于在外部與上述存儲單元之間進行數(shù)據(jù)的收發(fā)的輸入輸出電路，上述控制電路在通常動作模式下根據(jù)供給上述端子的指示，對上述輸入輸出電路指示進行數(shù)據(jù)屏蔽動作。
4．按權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于上述第1、第2和第3場效應(yīng)晶體管分別是N溝道MOS晶體管。
5．按權(quán)利要求4所述的半導(dǎo)體集成電路裝置，其特征在于進而具有在上述測試模式下將比上述內(nèi)部電源電路在通常動作模式下輸出的電平高的電位供給上述第1和第2MOS晶體管的柵極從而使上述第1和第2MOS晶體管成為導(dǎo)通狀態(tài)的單元。
6．按權(quán)利要求5所述的半導(dǎo)體集成電路裝置，其特征在于上述內(nèi)部電路包含由上述控制電路控制的在與上述半導(dǎo)體集成電路裝置的外部之間進行存儲數(shù)據(jù)的收發(fā)的存儲電路，上述存儲電路具有排列成矩陣狀的包含用于保持上述存儲數(shù)據(jù)的多個存儲單元的存儲單元陣列和由上述控制電路控制的用于在外部與上述存儲單元之間進行數(shù)據(jù)的收發(fā)的輸入輸出電路，上述控制電路在通常動作模式下根據(jù)供給上述端子的指示，對上述輸入輸出電路指示進行數(shù)據(jù)屏蔽動作。
7．按權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于上述第1、第2和第3場效應(yīng)晶體管分別是P溝道MOS晶體管。
8．按權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其特征在于上述內(nèi)部電路包含由上述控制電路控制的在與上述半導(dǎo)體集成電路裝置的外部之間進行存儲數(shù)據(jù)的收發(fā)的存儲電路，上述存儲電路具有配置成矩陣狀的包含用于保持上述存儲數(shù)據(jù)的多個存儲單元的存儲單元陣列和由上述控制電路控制的用于在外部與上述存儲單元之間進行數(shù)據(jù)的收發(fā)的輸入輸出電路，上述控制電路在通常動作模式下根據(jù)供給上述端子的指示，對上述輸入輸出電路指示進行數(shù)據(jù)屏蔽動作。
9．按權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于上述第1、第2和第3場效應(yīng)晶體管分別是第1導(dǎo)電型的MOS晶體管，上述電壓施加電路包括設(shè)置在上述端子與上述內(nèi)部節(jié)點之間的在上述測試動作模式下成為導(dǎo)通狀態(tài)的第2導(dǎo)電型的第4MOS晶體管、設(shè)置在上述內(nèi)部節(jié)點與上述內(nèi)部電源電路的輸出之間的在上述測試動作模式下成為導(dǎo)通狀態(tài)并且在上述通常動作模式下成為截止狀態(tài)的第2導(dǎo)電型的第5MOS晶體管和設(shè)置在上述端子與上述第4MOS晶體管的柵極之間的在上述通常動作模式下成為導(dǎo)通狀態(tài)并且在上述測試動作模式下成為截止狀態(tài)的第2導(dǎo)電型的第6MOS晶體管。
10．按權(quán)利要求9所述的半導(dǎo)體集成電路裝置，其特征在于上述內(nèi)部電路包含由上述控制電路控制的在與上述半導(dǎo)體集成電路裝置的外部之間進行存儲數(shù)據(jù)的收發(fā)的存儲電路，上述存儲電路具有配置成矩陣狀的包含用于保持上述存儲數(shù)據(jù)的多個存儲單元的存儲單元陣列和由上述控制電路控制的用于在外部與上述存儲單元之間進行數(shù)據(jù)的收發(fā)的輸入輸出電路，上述控制電路在通常動作模式下根據(jù)供給上述端子的指示，對上述輸入輸出電路指示進行數(shù)據(jù)屏蔽動作。
全文摘要
外部端子(118)和向內(nèi)部電路的內(nèi)部電源供給節(jié)點通過第1和第2晶體管(N112和N114)連接。在測試模式,第1和第2晶體管成為導(dǎo)通狀態(tài),電位從端子供給內(nèi)部電路。在通常模式下,設(shè)置在端子與第1晶體管的柵極之間的第3晶體管(N110)成為導(dǎo)通狀態(tài),第1晶體管的柵極與外部端子耦合,第2晶體管成為截止狀態(tài)。通過第1晶體管成為截止狀態(tài),加在端子上的下拉信號不會傳達到內(nèi)部。
文檔編號G11C29/50GK1295333SQ0011863
公開日2001年5月16日 申請日期2000年6月19日 優(yōu)先權(quán)日1999年10月20日
發(fā)明者松本康寬, 赤松宏 申請人:三菱電機株式會社