一種高速紙幣冠字號碼識別系統(tǒng)及其實現(xiàn)方法
【專利摘要】本發(fā)明公開了一種高速紙幣冠字號碼識別系統(tǒng)及其實現(xiàn)方法，解決紙幣冠字號碼提取及識別系統(tǒng)存在結(jié)構(gòu)復(fù)雜、成本高、處理速度慢的問題。本發(fā)明包括上位機，與上位機雙向連接的USB3.0控制芯片，與USB3.0控制芯片雙向連接的flash存儲器，與USB3.0控制芯片雙向連接的FPGA模塊，與FPGA模塊雙向連接的同步動態(tài)隨機存儲器，輸出端與FPGA模塊輸入端連接的模數(shù)轉(zhuǎn)換器，與FPGA模塊輸出端連接的CIS傳動模塊，以及與CIS傳動模塊連接并的CIS傳感器；CIS傳感器與模數(shù)轉(zhuǎn)換器的輸入端連接。本發(fā)明結(jié)構(gòu)簡單、成像速度快、數(shù)據(jù)處理效率高，可以很好地降低成本投入，大幅優(yōu)化了紙幣冠字號碼識別系統(tǒng)的性能。
【專利說明】[0001] -種高速紙幣冠字號碼識別系統(tǒng)及其實現(xiàn)方法

【技術(shù)領(lǐng)域】
[0002] 本發(fā)明涉及一種紙幣冠字號碼識別系統(tǒng)，具體涉及的是一種高速紙幣冠字號碼識 別系統(tǒng)及其實現(xiàn)方法。

【背景技術(shù)】
[0003] 在現(xiàn)有的金融系統(tǒng)中存在著一種紙幣冠字號碼提取及識別系統(tǒng)，該種紙幣冠字號 提取識別系統(tǒng)是基于FPGA+DSP設(shè)計結(jié)構(gòu)處理圖像的方案，能夠根據(jù)紙幣上的冠字號碼來 判斷鈔票真?zhèn)巍Ｈ欢?，現(xiàn)有的紙幣冠字號碼提取及識別系統(tǒng)方案存在著以下缺陷： (1) 流程繁雜，處理時間長，不利于系統(tǒng)快速掃描紙幣； (2) 成本高，由于系統(tǒng)上多加了 DSP芯片及外圍電路，增加了開銷成本； (3) 系統(tǒng)穩(wěn)定性不高，眾所周知，系統(tǒng)的穩(wěn)定性與系統(tǒng)的復(fù)雜度成反比。
[0004] 因此，需要設(shè)計一種結(jié)構(gòu)簡單、處理速度快、成本低廉的紙幣冠字號碼提取及識別 系統(tǒng)。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的在于提供一種高速紙幣冠字號碼識別系統(tǒng)及其實現(xiàn)方法，主要解決 現(xiàn)有的紙幣冠字號碼提取及識別系統(tǒng)存在結(jié)構(gòu)復(fù)雜、成本高、處理速度慢的問題。
[0006] 為了實現(xiàn)上述目的，本發(fā)明采用的技術(shù)方案如下： 一種高速紙幣冠字號碼識別系統(tǒng)，包括上位機，與該上位機雙向連接的USB3. 0控制芯 片，與USB3. 0控制芯片雙向連接、用于存儲該USB3. 0控制芯片運行代碼的flash存儲器， 與該USB3. 0控制芯片雙向連接的FPGA模塊，與FPGA模塊雙向連接的同步動態(tài)隨機存儲 器，輸出端與該FPGA模塊輸入端連接的模數(shù)轉(zhuǎn)換器，與該FPGA模塊輸出端連接的CIS傳動 模塊，以及與該CIS傳動模塊連接并由其控制傳動的CIS傳感器；所述CIS傳感器與模數(shù)轉(zhuǎn) 換器的輸入端連接。
[0007] 作為優(yōu)選，所述USB3. 0控制芯片的工作頻率至少為300MHz。
[0008] 進一步地，所述USB3. 0控制芯片的工作頻率大于或等于300MHz，并且小于或等于 400MHz。
[0009] 基于上述硬件基礎(chǔ)上，本發(fā)明還提供了該高速紙幣冠字號碼識別系統(tǒng)的實現(xiàn)方 法，包括以下步驟： (1) 上位機向USB3. 0控制芯片發(fā)出指令，由該USB3. 0控制芯片進行處理，并傳輸FPGA 模塊； (2) FPGA模塊根據(jù)指令為各個模塊提供時鐘信號，并在點亮CIS傳感器后，通過CIS傳 動模塊控制CIS傳感器采集紙幣上的冠字號的圖像數(shù)據(jù)； (3) CIS傳感器采集圖像數(shù)據(jù)后，傳輸至模數(shù)轉(zhuǎn)換器中轉(zhuǎn)換成數(shù)字信號，并存儲至同步 動態(tài)隨機存儲器； (4) 待數(shù)據(jù)傳輸完畢后，F(xiàn)PGA模塊讀取數(shù)據(jù)并進行處理，然后傳輸至USB3. 0控制芯片 中進行數(shù)據(jù)比對，由該USB3. 0控制芯片識別紙幣上的冠字號碼并將其提取出來，并傳輸至 上位機； (5) 上位機接收數(shù)據(jù)后，將其進行處理并顯示冠字號碼圖像。
[0010] 進一步地，所述步驟（1)?（4)中，USB3. 0控制芯片從flash存儲器中調(diào)用相應(yīng)的 運行代碼。
[0011] 與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益效果： (1)本發(fā)明設(shè)計合理，使用方便，圖像處理效率高。
[0012] (2)本發(fā)明所采用的CIS傳感器，具有體積小，安裝方便，無需外接光源，功耗低和 成像零畸變的優(yōu)點，相比于C⑶和CMOS，成本也低廉很多。
[0013] (3 )本發(fā)明設(shè)置了 USB3. 0控制芯片，其在基于CYUSB3014技術(shù)基礎(chǔ)上，通過結(jié)合上 位機和FPGA模塊，不僅可以很好地根據(jù)采集到的紙幣上冠字號圖像進行比對，然后識別出 其中的冠字號碼并將其單獨提取出來，而且具有快速傳輸數(shù)據(jù)的功能，因而不僅大幅提升 了數(shù)據(jù)的處理速度，并且提高了采集的精度以及采集冠字號碼的準確率。本發(fā)明通過軟硬 件的有效結(jié)合，省略了 DSP芯片及外圍電路的設(shè)計，既簡化了系統(tǒng)結(jié)構(gòu)設(shè)計，又有效地降低 了成本，并且增強了系統(tǒng)的穩(wěn)定性，本發(fā)明很好地做到了技術(shù)與成本之間的相對平衡。
[0014] (4)本發(fā)明還設(shè)置了 flash存儲器，用于儲存USB3. 0控制芯片的運行代碼，由于 flash存儲器具有斷電也能長久保持數(shù)據(jù)的特點，因此，其也確保了 USB3. 0控制芯片能夠 在任何時候接收到上位機指令和FPGA模塊反饋的數(shù)據(jù)后快速調(diào)用相應(yīng)的運行代碼，并進 行相應(yīng)的處理工作。
[0015] (5)本發(fā)明性價比高、實用性強、性能穩(wěn)定，其具有很高的應(yīng)用價值和推廣價值。

【專利附圖】

【附圖說明】
[0016] 圖1為本發(fā)明的系統(tǒng)結(jié)構(gòu)示意圖。

【具體實施方式】
[0017] 下面結(jié)合附圖和實施例對本發(fā)明作進一步說明，本發(fā)明的實施方式包括但不限于 下列實施例。 實施例
[0018] 如圖1所示，本發(fā)明包括上位機、USB3. 0控制芯片、flash存儲器、FPGA模塊、模數(shù) 轉(zhuǎn)換器、同步動態(tài)隨機存儲器（SDRAM)、CIS傳動模塊以及CIS傳感器，其中，所述USB3. 0控 制芯片與上位機雙向連接；所述flash存儲器和FPGA模塊均與USB3. 0控制芯片雙向連接， flash存儲器用于存儲USB3. 0控制芯片的運行代碼，并在USB3. 0控制芯片工作時從中調(diào) 用出相應(yīng)的代碼；所述模數(shù)轉(zhuǎn)換器與FPGA模塊的輸入端連接；所述同步動態(tài)隨機存儲器與 FPGA模塊雙向連接；所述CIS傳動模塊與FPGA模塊的輸出端連接；而CIS傳感器則同時與 模數(shù)轉(zhuǎn)換器的輸入端和CIS傳動模塊連接。
[0019] 下面對本發(fā)明的工作流程進行介紹，如下所述： 上位機向USB3. 0控制芯片發(fā)出掃描采集指令，由該USB3. 0控制芯片處理后，傳輸至 FPGA模塊。FPGA模塊接收到指令后，開始工作，其為各個模塊提供時鐘信號，并向CIS傳動 模塊發(fā)出指令，控制CIS傳感器采集紙幣上的冠字號的圖像數(shù)據(jù)并輸出到模數(shù)轉(zhuǎn)換器中。 模數(shù)轉(zhuǎn)換器在FPGA模塊提供的轉(zhuǎn)換時鐘信號下，將CIS傳感器輸出的模擬信號轉(zhuǎn)為數(shù)字信 號，并持續(xù)傳輸至同步動態(tài)隨機存儲器中存儲。待完整的圖像數(shù)據(jù)傳輸完畢后，F(xiàn)PGA模塊 讀取圖像數(shù)據(jù)并對其進行處理，入傳輸至USB3. 0控制芯片中，由該USB3. 0控制芯片對接收 的圖像數(shù)據(jù)對比，識別出紙幣上的冠字號碼并將其提取出來，然后傳輸至上位機處理并進 行顯示。
[0020] 上述數(shù)據(jù)傳輸過程中，為進一步提高數(shù)據(jù)的傳輸速度，所述USB3. 0控制芯片的 工作頻率至少為300MHz，而為了配合本發(fā)明系統(tǒng)的硬件及實際應(yīng)用，其最佳的工作頻率為 300MHz 到 400MHz 之間。
[0021] 本發(fā)明在基于CYUSB3014技術(shù)基礎(chǔ)上，通過軟硬件的結(jié)合，合理地實現(xiàn)了快速 傳輸數(shù)據(jù)和處理數(shù)據(jù)，并簡化系統(tǒng)結(jié)構(gòu)和降低成本的目的，據(jù)不完全統(tǒng)計，相比現(xiàn)有的 FPGA+DSP結(jié)構(gòu)處理圖像方案，本發(fā)明在數(shù)據(jù)傳輸速度提高了三倍，而在成本控制方面則降 低了約二分之一，因此，其技術(shù)進步十分明顯，完全符合科技發(fā)展的潮流。
[0022] 上述實施例僅為本發(fā)明較佳的實現(xiàn)方式之一，不應(yīng)當用于限制本發(fā)明的保護范 圍，凡在本發(fā)明的精神原則下所作出的毫無實質(zhì)意義的改動或潤色，其所解決的技術(shù)問題 實質(zhì)上與本發(fā)明一致的，均應(yīng)當概括在本發(fā)明的保護范圍之內(nèi)。
【權(quán)利要求】
1. 一種高速紙幣冠字號碼識別系統(tǒng)，其特征在于，包括上位機，與該上位機雙向連接的 USB3. 0控制芯片，與USB3. 0控制芯片雙向連接、用于存儲該USB3. 0控制芯片運行代碼的 flash存儲器，與該USB3. 0控制芯片雙向連接的FPGA模塊，與FPGA模塊雙向連接的同步動 態(tài)隨機存儲器，輸出端與該FPGA模塊輸入端連接的模數(shù)轉(zhuǎn)換器，與該FPGA模塊輸出端連接 的CIS傳動模塊，以及與該CIS傳動模塊連接并由其控制傳動的CIS傳感器；所述CIS傳感 器與模數(shù)轉(zhuǎn)換器的輸入端連接。
2. 根據(jù)權(quán)利要求1所述的一種高速紙幣冠字號碼識別系統(tǒng)，其特征在于，所述USB3. 0 控制芯片的工作頻率至少為300MHz。
3. 根據(jù)權(quán)利要求2所述的一種高速紙幣冠字號碼識別系統(tǒng)，其特征在于，所述USB3. 0 控制芯片的工作頻率大于或等于300MHz，并且小于或等于400MHz。
4. 一種高速紙幣冠字號碼識別系統(tǒng)的實現(xiàn)方法，其特征在于，包括以下步驟： (1) 上位機向USB3. 0控制芯片發(fā)出指令，由該USB3. 0控制芯片進行處理，并傳輸FPGA 模塊； (2) FPGA模塊根據(jù)指令為各個模塊提供時鐘信號，并在點亮CIS傳感器后，通過CIS傳 動模塊控制CIS傳感器采集紙幣上的冠字號的圖像數(shù)據(jù)； (3) CIS傳感器采集圖像數(shù)據(jù)后，傳輸至模數(shù)轉(zhuǎn)換器中轉(zhuǎn)換成數(shù)字信號，并存儲至同步 動態(tài)隨機存儲器； (4) 待數(shù)據(jù)傳輸完畢后，F(xiàn)PGA模塊讀取數(shù)據(jù)并進行處理，然后傳輸至USB3. 0控制芯片 中進行數(shù)據(jù)比對，由該USB3. 0控制芯片識別紙幣上的冠字號碼并將其提取出來，并傳輸至 上位機； (5) 上位機接收數(shù)據(jù)后，將其進行處理并顯示冠字號碼圖像。
5. 根據(jù)權(quán)利要求4所述的一種高速紙幣冠字號碼識別系統(tǒng)的實現(xiàn)方法，其特征在于， 所述步驟（1)?（4)中，USB3. 0控制芯片從flash存儲器中調(diào)用相應(yīng)的運行代碼。
【文檔編號】G07D7/20GK104103119SQ201410313854
【公開日】2014年10月15日 申請日期:2014年7月3日 優(yōu)先權(quán)日:2014年7月3日
【發(fā)明者】羅穎, 劉強, 賈宏宇, 王平, 楊海萍 申請人:寧波術(shù)有電子科技有限公司