本發(fā)明涉及高速信號處理，尤其涉及一種校準(zhǔn)電路及方法。

背景技術(shù)：

1、芯片的數(shù)字電路和模擬電路之間存在大量的控制總線。通常，控制總線是根據(jù)一個時鐘或狀態(tài)機在一些時間點進行更新的。但是，由于控制總線的電路路徑、驅(qū)動能力等因素不同，到達目標(biāo)電路時控制總線各個位置會顯示不同的延時從而導(dǎo)致總線延時時鐘偏移。因此，亟需一種低功耗的校準(zhǔn)電路設(shè)計來消除控制總線信號之間時鐘偏移。

技術(shù)實現(xiàn)思路

1、本公開提供了一種校準(zhǔn)電路及方法。

2、根據(jù)本公開的第一方面，提供一種校準(zhǔn)電路，用于消除控制總線信號之間的時鐘偏移，該電路包括：第一校準(zhǔn)子電路、第二校準(zhǔn)子電路、第三校準(zhǔn)子電路和第四校準(zhǔn)子電路；其中，第一校準(zhǔn)子電路的輸入端與控制總線相連，第一校準(zhǔn)子電路的輸出端與第二校準(zhǔn)子電路和第三校準(zhǔn)子電路相連；第二校準(zhǔn)子電路的輸入端與控制總線或第一校準(zhǔn)子電路相連，第二校準(zhǔn)子電路的輸出端與第四校準(zhǔn)子電路相連；第三校準(zhǔn)子電路的輸出端與第四校準(zhǔn)子電路相連；第四校準(zhǔn)子電路的輸出端與目標(biāo)電路相連；

3、第一校準(zhǔn)子電路，用于檢測控制總線中的每一個控制信號是否發(fā)生上升沿或下降沿；當(dāng)控制總線中的控制信號發(fā)生上升沿或下降沿，生成目標(biāo)脈沖信號；

4、第二校準(zhǔn)子電路，用于基于控制總線生成一組差分延時控制總線；其中，差分延時控制總線用于保留控制總線的第一總線狀態(tài)；第一總線狀態(tài)為未消除控制總線中控制信號之間的時鐘偏移的總線狀態(tài)；

5、第三校準(zhǔn)子電路，用于基于目標(biāo)脈沖信號生成低窗口信號；其中，低窗口信號是一個第一時間段為高電平且只有一個第二時間段為低電平的控制信號；第一時間段大于第二時間段；

6、第四校準(zhǔn)子電路，用于響應(yīng)于低窗口信號將第一總線狀態(tài)同步為第二總線狀態(tài)；其中，第二總線狀態(tài)為已消除控制總線信號中控制信號之間的時鐘偏移的總線狀態(tài)；

7、第四校準(zhǔn)子電路，還用于將處于第二總線狀態(tài)的控制總線中的控制信號發(fā)送至目標(biāo)電路。

8、根據(jù)本公開的第二方面，提供一種校準(zhǔn)方法，用于對控制總線的時鐘偏移進行校準(zhǔn)，包括：

9、檢測控制總線中的每一個控制信號是否發(fā)生上升沿或下降沿，當(dāng)控制總線中的控制信號發(fā)生上升沿或下降沿，生成目標(biāo)脈沖信號；

10、基于控制總線生成一組差分延時控制總線；其中，差分延時控制總線用于保留控制總線的第一總線狀態(tài)；第一總線狀態(tài)為未消除控制總線中控制信號之間的時鐘偏移的總線狀態(tài)；

11、基于目標(biāo)脈沖信號生成低窗口信號；其中，低窗口信號是一個第一時間段為高電平且只有一個第二時間段為低電平的控制信號；第一時間段大于第二時間段；

12、響應(yīng)于低窗口信號將第一總線狀態(tài)同步為第二總線狀態(tài)；其中，第二總線狀態(tài)為已消除控制總線信號中控制信號之間的時鐘偏移的總線狀態(tài)；

13、將處于第二總線狀態(tài)的控制總線中的控制信號發(fā)送至目標(biāo)電路。

14、根據(jù)本公開的技術(shù)方案，能夠低功耗的消除控制總線信號之間的時鐘偏移，從而提高高速信號傳輸?shù)姆€(wěn)定性和可靠性。

15、上述概述僅僅是為了說明書的目的，并不意圖以任何方式進行限制。除上述描述的示意性的方面、實施方式和特征之外，通過參考附圖和以下的詳細描述，本申請進一步的方面、實施方式和特征將會是容易明白的。

技術(shù)特征：

1.一種校準(zhǔn)電路，其特征在于，用于消除控制總線中控制信號之間的時鐘偏移，所述校準(zhǔn)電路包括：第一校準(zhǔn)子電路、第二校準(zhǔn)子電路、第三校準(zhǔn)子電路和第四校準(zhǔn)子電路；其中，所述第一校準(zhǔn)子電路的輸入端與控制總線相連，所述第一校準(zhǔn)子電路的輸出端與所述第二校準(zhǔn)子電路和所述第三校準(zhǔn)子電路相連；所述第二校準(zhǔn)子電路的輸入端與所述控制總線或所述第一校準(zhǔn)子電路相連，所述第二校準(zhǔn)子電路的輸出端與所述第四校準(zhǔn)子電路相連；所述第三校準(zhǔn)子電路的輸出端與所述第四校準(zhǔn)子電路相連；所述第四校準(zhǔn)子電路的輸出端與目標(biāo)電路相連；

2.根據(jù)權(quán)利要求1所述的校準(zhǔn)電路，其特征在于，所述基于所述控制總線生成一組差分延時控制總線，包括：

3.根據(jù)權(quán)利要求1所述的校準(zhǔn)電路，其特征在于，所述第一校準(zhǔn)子電路包括：第一檢測單元，用于檢測所述控制總線中的每一個所述控制信號是否發(fā)生上升沿或下降沿；

4.根據(jù)權(quán)利要求3所述的校準(zhǔn)電路，其特征在于，響應(yīng)于所述低窗口信號將所述第一總線狀態(tài)同步為第二總線狀態(tài)，包括：

5.根據(jù)權(quán)利要求3所述的校準(zhǔn)電路，其特征在于，所述第二校準(zhǔn)子電路包括：傳輸門、所述第一反相器、第二反相器、第三反相器；其中，所述第一反相器的一端與所述第一校準(zhǔn)子電路的所述輸入端或所述第一輸出端相連，另一端與所述第二反相器相連；所述第二反相器一端與第一反相器相連，另一端與所述第四校準(zhǔn)子電路的第四晶體管相連；所述傳輸門的一端與所述第一檢測單元的第一輸出端相連，另一端與所述第三反相器相連；所述第三反相器的一端與所述傳輸門相連，另一端與所述第四校準(zhǔn)子電路的第六晶體管相連。

6.根據(jù)權(quán)利要求5所述的校準(zhǔn)電路，其特征在于，所述第三校準(zhǔn)子電路包括：第一晶體管、第二晶體管、目標(biāo)電阻、目標(biāo)電容、第四反相器和第五反相器；其中，所述第一晶體管的第二端、控制端接地，所述第一晶體管的第一端與所述目標(biāo)電阻相連；所述第二晶體管的第二端接地，所述第二晶體管的控制端與所述第一檢測單元的第二輸出端相連，所述第二晶體管的第一端與所述目標(biāo)電阻相連；所述目標(biāo)電容一端接地，另一端與所述第四反相器相連；所述第四反相器的一端與所述目標(biāo)電容相連，另一端與所述第五反相器相連；所述第五反相器的一端與所述第四反相器相連，另一端分別與第三晶體管和第五晶體管相連。

7.根據(jù)權(quán)利要求6所述的校準(zhǔn)電路，其特征在于，所述第三校準(zhǔn)子電路還包括：第二檢測單元，用于檢測所述低窗口信號是否發(fā)生上升沿；若所述低窗口信號發(fā)生上升沿，則輸出同步脈沖信號；所述第二檢測單元的一端與所述第五反相器相連，另一端與所述第四校準(zhǔn)子電路的第五晶體管相連。

8.根據(jù)權(quán)利要求7所述的校準(zhǔn)電路，其特征在于，所述響應(yīng)于所述低窗口信號將所述第一總線狀態(tài)同步為第二總線狀態(tài)，包括：

9.根據(jù)權(quán)利要求7所述的校準(zhǔn)電路，其特征在于，所述第四校準(zhǔn)子電路包括：所述第三晶體管、所述第四晶體管、所述第五晶體管、所述第六晶體管、第六反相器、第七反相器、第八反相器以及第九反相器；其中，所述第三晶體管的第二端接地，所述第三晶體管的控制端與所述第五反相器或所述第二檢測單元相連，所述第三晶體管的第一端與所述第四晶體管相連；所述第四晶體管的第二端與所述第三晶體管相連，所述第四晶體管的控制端與所述第二反相器相連，所述第四晶體管的第一端與所述第六反相器或所述第九反相器相連；所述第五晶體管的第二端接地，所述第五晶體管的控制端與所述第五反相器或所述第二檢測單元相連，所述第五晶體管的第一端與所述第六晶體管相連；所述第六晶體管的第二端與所述第五晶體管相連，所述第六晶體管的控制端與所述第三反相器相連，所述第六晶體管的第一端與所述第八反相器或所述第七反相器相連；所述第六反相器的一端與所述第四晶體管相連，另一端與所述第七反相器相連；所述第七反相器的一端與所述第六反相器相連，另一端為所述第四校準(zhǔn)子電路的第一輸出端；所述第八反相器的一端與所述第六晶體管相連，另一端與所述第九反相器相連；所述第九反相器的一端與所述第八反相器相連，另一端為所述第四校準(zhǔn)子電路的第二輸出端。

10.一種校準(zhǔn)方法，其特征在于，用于對控制總線的時鐘偏移進行校準(zhǔn)，所述方法包括：

技術(shù)總結(jié)
本發(fā)明提供了一種校準(zhǔn)電路及方法。涉及高速信號處理技術(shù)領(lǐng)域。校準(zhǔn)電路包括：第一校準(zhǔn)子電路，用于檢測控制總線中的每一個控制信號是否發(fā)生上升沿或下降沿；當(dāng)控制總線中的控制信號發(fā)生上升沿或下降沿，生成目標(biāo)脈沖信號；第二校準(zhǔn)子電路，用于基于控制總線生成一組差分延時控制總線；差分延時控制總線用于保留控制總線的第一總線狀態(tài)；第三校準(zhǔn)子電路，用于基于目標(biāo)脈沖信號生成低窗口信號；第四校準(zhǔn)子電路，用于響應(yīng)于低窗口信號將第一總線狀態(tài)同步為第二總線狀態(tài)；第四校準(zhǔn)子電路，還用于將處于第二總線狀態(tài)的控制總線中的控制信號發(fā)送至目標(biāo)電路。本公開實施例，能夠低功耗的消除控制總線信號之間的時鐘偏移。

技術(shù)研發(fā)人員：黃煥章,陳繼凱
受保護的技術(shù)使用者：歡領(lǐng)（上海）科技有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/2