本發(fā)明涉及乘法運算單元領(lǐng)域，具體涉及一種基于fpga的高速混合乘法器及集成電路芯片。

背景技術(shù)：

1、目前，隨著智能產(chǎn)品的發(fā)展和迭代，電子器件目前朝著體積小、功耗低、速度快的方向快速更新。對于電子產(chǎn)品來說，其速度取決于算術(shù)運算，同時，在目前的智能時代，多媒體、人工智能、機器學(xué)習(xí)、深度學(xué)習(xí)、物聯(lián)網(wǎng)等技術(shù)的應(yīng)用也涉及巨大的基礎(chǔ)算術(shù)計算。而乘法運算是處理器中重要的運算單元，它決定著整體的性能。設(shè)計任何電子設(shè)備的處理模塊都需要一個高速乘法器。

2、對于乘法器來說，其速度、面積和功耗是應(yīng)用的主要指標。速度決定著設(shè)備和模型的計算效率，速度高延遲就小進而效率上升。面積問題決定著芯片和設(shè)備的體積和成本，限制了其在緊湊型設(shè)備中的發(fā)展。功耗問題影響著設(shè)備的耗能和發(fā)熱。目前現(xiàn)有的乘法器基于傳統(tǒng)的算法和結(jié)構(gòu)，在處理復(fù)雜運算時對于上述指標仍有較大的改進空間。

技術(shù)實現(xiàn)思路

1、本發(fā)明為了克服以上技術(shù)的不足，提供了一種基于fpga的高速混合乘法器及集成電路芯片，通過使用混合加法器將每兩個連續(xù)的乘法器位產(chǎn)生的部分積同時相加，計算出乘法器的最終積，以提高計算速度，降低設(shè)備體積。

2、本發(fā)明克服其技術(shù)問題所采用的技術(shù)方案是：提供一種基于fpga的高速混合乘法器，包括：

3、4個8位選擇進位加法器，每個8位選擇進位加法器由兩個階段組成，每個階段4位，8位選擇進位加法器的第一階段的輸出為其第二階段的輸入；

4、2個12位選擇進位加法器，每個12位選擇進位加法器由三個階段組成，每個階段4位，12位選擇進位加法器的第一階段的輸出為其第二階段的輸入，12位選擇進位加法器的第二階段的輸出為其第三階段的輸入，第1個8位選擇進位加法器第二階段的輸出及第2個8位選擇進位加法器第二階段的輸出作為第1個12位選擇進位加法器的第一階段的輸入，第3個8位選擇進位加法器第二階段的輸出及第4個8位選擇進位加法器第二階段的輸出作為第2個12位選擇進位加法器的第一階段的輸入；

5、1個16位選擇進位加法器，其由四個階段組成，每個階段4位，16位選擇進位加法器的第一階段的輸出為其第二階段的輸入，16位選擇進位加法器的第二階段的輸出為其第三階段的輸入，16位選擇進位加法器的第三階段的輸出為其第四階段的輸入，第1個12位選擇進位加法器第三階段的輸出及第2個12位選擇進位加法器第三階段的輸出作為16位選擇進位加法器的第一階段的輸入。

6、進一步的，8位選擇進位加法器的第一階段為hancarlson加法器。

7、進一步的，8位選擇進位加法器的第二階段為weinberger加法器。

8、進一步的，12位選擇進位加法器的第一階段為hancarlson加法器。

9、進一步的，12位選擇進位加法器的第二階段為weinberger加法器。

10、進一步的，12位選擇進位加法器的第三階段為ling加法器。

11、進一步的，16位選擇進位加法器的第一階段為hancarlson加法器。

12、進一步的，16位選擇進位加法器的第二階段及第三階段均為weinberger加法器。

13、進一步的，16位選擇進位加法器的第四階段為帶bec的hancarlson加法器。

14、另一方面，本發(fā)明還涉及一種集成電路芯片，包括前述的基于fpga的高速混合乘法器。

15、本發(fā)明的有益效果是：

16、(1)通過加法器合理的混合使用和結(jié)構(gòu)，實現(xiàn)了乘法器延遲的降低和效率的提升，性能相比于現(xiàn)有乘法器有了一定的提升。

17、(2)相比于現(xiàn)有乘法器，減小了體積，可實現(xiàn)輕量化。

18、(3)應(yīng)用前景廣闊，可適用于不同輸入的乘法器，可應(yīng)用于圖像處理、密碼學(xué)、人工智能、物聯(lián)網(wǎng)等多場景。

技術(shù)特征：

1.一種基于fpga的高速混合乘法器，其特征在于，包括：

2.根據(jù)權(quán)利要求1所述的基于fpga的高速混合乘法器，其特征在于：8位選擇進位加法器的第一階段為hancarlson加法器。

3.根據(jù)權(quán)利要求1所述的基于fpga的高速混合乘法器，其特征在于：8位選擇進位加法器的第二階段為weinberger加法器。

4.根據(jù)權(quán)利要求1所述的基于fpga的高速混合乘法器，其特征在于：12位選擇進位加法器的第一階段為hancarlson加法器。

5.根據(jù)權(quán)利要求1所述的基于fpga的高速混合乘法器，其特征在于：12位選擇進位加法器的第二階段為weinberger加法器。

6.根據(jù)權(quán)利要求1所述的基于fpga的高速混合乘法器，其特征在于：12位選擇進位加法器的第三階段為ling加法器。

7.根據(jù)權(quán)利要求1所述的基于fpga的高速混合乘法器，其特征在于：16位選擇進位加法器的第一階段為hancarlson加法器。

8.根據(jù)權(quán)利要求1所述的基于fpga的高速混合乘法器，其特征在于：16位選擇進位加法器的第二階段及第三階段均為weinberger加法器。

9.根據(jù)權(quán)利要求1所述的基于fpga的高速混合乘法器，其特征在于：16位選擇進位加法器的第四階段為帶bec的hancarlson加法器。

10.一種集成電路芯片，其特征在于，包括權(quán)利要求1-9中任意一項所述的基于fpga的高速混合乘法器。

技術(shù)總結(jié)
本公開提供了一種基于FPGA的高速混合乘法器及集成電路芯片，涉及乘法運算單元領(lǐng)域，通過加法器合理的混合使用和結(jié)構(gòu)，實現(xiàn)了乘法器延遲的降低和效率的提升，性能相比于現(xiàn)有乘法器有了一定的提升。相比于現(xiàn)有乘法器，減小了體積，可實現(xiàn)輕量化。應(yīng)用前景廣闊，可適用于不同輸入的乘法器，可應(yīng)用于圖像處理、密碼學(xué)、人工智能、物聯(lián)網(wǎng)等多場景。

技術(shù)研發(fā)人員：桑健,魏朝飛,趙鑫鑫,姜凱
受保護的技術(shù)使用者：山東浪潮科學(xué)研究院有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/9