本公開涉及存儲器，涉及但不限于一種密鑰保護電路、方法以及存儲器。

背景技術：

1、第五代雙倍數(shù)據(jù)率(double?data?rate?five，ddr5)支持修復一些錯誤的行地址。其中，封裝后修復(post?package?repair，ppr)是允許在系統(tǒng)中使用的簡單易行的修復方法；例如，用于永久行修復的硬封裝后修復(hard?post?package?repair，hppr)，以及用于臨時行修復的軟封裝后修復(soft?post?package?repair，sppr)。

2、在進行hppr或sppr之前，目前需要通過模式寄存器寫入(mode?register?write，mrw)保護密鑰序列來防止ppr被意外編程，避免影響錯誤行地址的修復。

技術實現(xiàn)思路

1、有鑒于此，本公開實施例提供一種密鑰保護電路、方法以及存儲器。

2、第一方面，本公開實施例提供了一種密鑰保護電路，所述密鑰保護電路包括信號輸入電路和保護序列電路，其中：

3、所述信號輸入電路，用于接收第一使能信號和目標序列信號，根據(jù)所述第一使能信號和所述目標序列信號進行邏輯運算，得到第二使能信號；

4、所述保護序列電路包括多個子序列電路，且每一所述子序列電路的輸入端用于接收模式控制信號，每一所述子序列電路的置位端用于接收模式寫入信號，第一個所述子序列電路的密鑰端用于接收所述第二使能信號，第i個所述子序列電路的輸出端與第i+1個所述子序列電路的密鑰端連接，最后一個所述子序列電路的輸出端用于輸出所述目標序列信號，i為大于0的整數(shù)。

5、在一些實施例中，所述信號輸入電路包括第一非門和第一或非門，其中：

6、所述第一非門，用于將所述第一使能信號進行非邏輯運算，得到第三使能信號；

7、所述第一或非門，用于將所述第三使能信號和所述目標序列信號進行或非邏輯運算，得到所述第二使能信號。

8、在一些實施例中，所述密鑰保護電路還包括復位電路，其中：

9、所述復位電路，用于在所述密鑰保護電路的工作狀態(tài)滿足預設條件時，生成復位信號，且所述復位信號與每一所述子序列電路的復位端進行連接。

10、在一些實施例中，所述保護序列電路包括四個子序列電路，所述四個子序列電路包括第一子序列電路、第二子序列電路、第三子序列電路和第四子序列電路，其中：

11、所述第一子序列電路，用于接收所述模式控制信號、所述模式寫入信號、所述第二使能信號和所述復位信號，根據(jù)所述模式控制信號、所述模式寫入信號、所述第二使能信號和所述復位信號進行邏輯運算，得到第一序列信號；

12、所述第二子序列電路，用于接收所述模式控制信號、所述模式寫入信號、所述第一序列信號和所述復位信號，根據(jù)所述模式控制信號、所述模式寫入信號、所述第一序列信號和所述復位信號進行邏輯運算，得到第二序列信號；

13、所述第三子序列電路，用于接收所述模式控制信號、所述模式寫入信號、所述第二序列信號和所述復位信號，根據(jù)所述模式控制信號、所述模式寫入信號、所述第二序列信號和所述復位信號進行邏輯運算，得到第三序列信號；

14、所述第四子序列電路，用于接收所述模式控制信號、所述模式寫入信號、所述第三序列信號和所述復位信號，根據(jù)所述模式控制信號、所述模式寫入信號、所述第三序列信號和所述復位信號進行邏輯運算，得到所述目標序列信號。

15、在一些實施例中，所述第一子序列電路包括第一信號處理電路、第二信號處理電路和第三信號處理電路，其中：

16、所述第一信號處理電路，用于對所述模式控制信號和電源信號進行邏輯處理，得到第一目標模式信號；

17、所述第二信號處理電路，用于對所述第一目標模式信號、所述模式寫入信號和所述第二使能信號進行邏輯處理，得到第一中間序列信號；

18、所述第三信號處理電路，用于對所述第一中間序列信號和所述復位信號進行邏輯處理，得到所述第一序列信號。

19、在一些實施例中，所述模式控制信號包括第一模式信號、第二模式信號、第三模式信號、第四模式信號、第五模式信號、第六模式信號、第七模式信號和第八模式信號；

20、所述第一信號處理電路包括第一與非門、第二與非門、第三與非門和第二或非門，其中：

21、所述第一與非門的第一輸入端用于接收所述電源信號，所述第一與非門的第二輸入端用于接收所述第一模式信號，所述第一與非門的第三輸入端用于接收所述第二模式信號，所述第一與非門的輸出端與所述第二或非門的第一輸入端連接；

22、所述第二與非門的第一輸入端用于接收所述第三模式信號，所述第二與非門的第二輸入端用于接收所述第四模式信號，所述第二與非門的第三輸入端用于接收所述第五模式信號，所述第二與非門的輸出端與所述第二或非門的第二輸入端連接；

23、所述第三與非門的第一輸入端用于接收所述第六模式信號，所述第三與非門的第二輸入端用于接收所述第七模式信號，所述第三與非門的第三輸入端用于接收所述第八模式信號，所述第三與非門的輸出端與所述第二或非門的第三輸入端連接；

24、所述第二或非門的輸出端用于輸出所述第一目標模式信號。

25、在一些實施例中，所述第二信號處理電路包括第四與非門、第二非門和第五與非門，其中：

26、所述第四與非門的第一輸入端作為所述第一子序列電路的置位端用于接收所述模式寫入信號，所述第四與非門的第二輸入端用于接收所述第一目標模式信號，所述第四與非門的輸出端與所述第二非門的輸入端連接；

27、所述第五與非門的第一輸入端與所述第二非門的輸出端連接，所述第五與非門的第二輸入端作為所述第一子序列電路的密鑰端用于接收所述第二使能信號，所述第五與非門的輸出端用于輸出所述第一中間序列信號。

28、在一些實施例中，所述第三信號處理電路包括第三非門和sr鎖存器，且所述sr鎖存器包括第六與非門和第七與非門，其中：

29、所述第三非門的輸入端作為所述第一子序列電路的復位端用于接收所述復位信號，所述第三非門的輸出端與所述第七與非門的第一輸入端連接；

30、所述第七與非門的第二輸入端與所述第六與非門的輸出端連接，所述第七與非門的輸出端與所述第六與非門的第一輸入端連接，所述第六與非門的第二輸入端用于接收所述第一中間序列信號，以及所述第六與非門的輸出端作為所述第一子序列電路的輸出端用于輸出所述第一序列信號。

31、在一些實施例中，所述第一子序列電路、所述第二子序列電路、所述第三子序列電路和所述第四子序列電路中的所述模式控制信號的取值存在不同，其中：

32、在所述第一子序列電路中，所述第一模式信號、所述第二模式信號、所述第三模式信號、所述第四模式信號、所述第七模式信號和所述第八模式信號均為第一模式寄存器輸出的真實值，所述第五模式信號和所述第六模式信號均為所述第一模式寄存器輸出的反相值；

33、在所述第二子序列電路中，所述第一模式信號、所述第二模式信號、所述第五模式信號、所述第六模式信號和所述第七模式信號均為所述第一模式寄存器輸出的真實值，所述第三模式信號、所述第四模式信號和所述第八模式信號均為所述第一模式寄存器輸出的反相值；

34、在所述第三子序列電路中，所述第一模式信號、所述第二模式信號、所述第四模式信號、所述第五模式信號、所述第六模式信號和所述第八模式信號均為所述第一模式寄存器輸出的真實值，所述第三模式信號和所述第七模式信號均為所述第一模式寄存器輸出的反相值；

35、在所述第四子序列電路中，所述第一模式信號、所述第二模式信號、所述第四模式信號、所述第五模式信號和所述第六模式信號均為所述第一模式寄存器輸出的真實值，所述第三模式信號、所述第七模式信號和所述第八模式信號均為所述第一模式寄存器輸出的反相值。

36、在一些實施例中，所述第二子序列電路、所述第三子序列電路和所述第四子序列電路的結(jié)構(gòu)均與所述第一子序列電路的結(jié)構(gòu)相同。

37、第二方面，本公開實施例提供了一種密鑰保護方法，應用于密鑰保護電路，且所述密鑰保護電路包括信號輸入電路和保護序列電路，所述方法包括：

38、通過所述信號輸入電路對第一使能信號和目標序列信號進行邏輯運算，得到第二使能信號；

39、在所述保護序列電路包括多個子序列電路時，通過第一個所述子序列電路對模式控制信號、模式寫入信號和所述第二使能信號進行邏輯運算，得到第一序列信號；通過第i+1個子序列電路對所述模式控制信號、所述模式寫入信號和第i個所述子序列電路輸出的第i序列信號進行邏輯運算，得到第i+1序列信號，直至最后一個所述子序列電路輸出所述目標序列信號，i為大于0的整數(shù)。

40、在一些實施例中，所述信號輸入電路包括第一非門和第一或非門；所述通過所述信號輸入電路對第一使能信號和目標序列信號進行邏輯運算，得到第二使能信號，包括：

41、通過所述第一非門對所述第一使能信號進行非邏輯運算，得到第三使能信號；

42、通過所述第一或非門對所述第三使能信號和所述目標序列信號進行或非邏輯運算，得到所述第二使能信號。

43、在一些實施例中，所述保護序列電路包括四個子序列電路，所述四個子序列電路包括第一子序列電路、第二子序列電路、第三子序列電路和第四子序列電路；通過所述保護序列電路輸出所述目標序列信號，包括：

44、通過所述第一子序列電路對所述模式控制信號、所述模式寫入信號、所述第二使能信號和復位信號進行邏輯運算，得到第一序列信號；

45、通過所述第二子序列電路對所述模式控制信號、所述模式寫入信號、所述第一序列信號和所述復位信號進行邏輯運算，得到第二序列信號；

46、通過所述第三子序列電路對所述模式控制信號、所述模式寫入信號、所述第二序列信號和所述復位信號進行邏輯運算，得到第三序列信號；

47、通過所述第四子序列電路對所述模式控制信號、所述模式寫入信號、所述第三序列信號和所述復位信號進行邏輯運算，得到所述目標序列信號。

48、在一些實施例中，所述方法還包括：在所述第一序列信號、所述第二序列信號、所述第三序列信號和所述目標序列信號滿足預設序列條件時，確定密鑰保護成功，以支持行地址執(zhí)行封裝后修復ppr功能。

49、第三方面，本公開實施例提供了一種存儲器，包括如第一方面中任一項所述的密鑰保護電路。

50、本公開實施例提供了一種密鑰保護電路、方法以及存儲器，該密鑰保護電路包括信號輸入電路和保護序列電路。信號輸入電路，用于接收第一使能信號和目標序列信號，根據(jù)第一使能信號和目標序列信號進行邏輯運算，得到第二使能信號；保護序列電路包括多個子序列電路，且每一子序列電路的輸入端用于接收模式控制信號，每一子序列電路的置位端用于接收模式寫入信號，第一個子序列電路的密鑰端用于接收第二使能信號，第i個子序列電路的輸出端與第i+1個子序列電路的密鑰端連接，最后一個子序列電路的輸出端用于輸出目標序列信號，i為大于0的整數(shù)。這樣，針對保護序列電路中的多個子序列電路，可以依次輸出不同的序列信號，并根據(jù)最終獲得的目標序列信號確定是否進行錯誤行地址的hppr/sppr修復；如果這些序列信號按照順序并且沒有中斷輸出，此時可以執(zhí)行hppr/sppr修復，進而提升了存儲器性能。