本發(fā)明涉及硬盤領(lǐng)域，尤其涉及一種硬盤的active燈定頻閃爍控制系統(tǒng)及控制方法。

背景技術(shù)：

隨著服務(wù)器對(duì)存儲(chǔ)量要求的不斷提高，多硬盤搭載是當(dāng)今的一大發(fā)展方向。activityled作為硬盤活動(dòng)的指示信號(hào)，對(duì)研發(fā)人員及客戶具有重要提示作用。在現(xiàn)有的硬盤背板設(shè)計(jì)中，activityled指示信號(hào)直接由硬盤輸出作為activityled的控制信號(hào)；如圖1所示。不同硬盤存在activityled信號(hào)方波頻率多樣性和不一致的問題，存在閃爍過快人眼無法識(shí)別的和閃爍速率不一致的情況，從而影響客戶判斷。

技術(shù)實(shí)現(xiàn)要素：

為了克服上述現(xiàn)有技術(shù)中的不足，本發(fā)明提供一種硬盤的active燈定頻閃爍控制系統(tǒng)，包括：硬盤邊沿檢測(cè)模塊、閃爍頻率控制模塊，輸出控制模塊，多個(gè)led燈；

硬盤邊沿檢測(cè)模塊與閃爍頻率控制模塊連接，硬盤邊沿檢測(cè)模塊用于根據(jù)檢測(cè)硬盤的activity邊沿，獲取硬盤讀寫動(dòng)作信息，并將硬盤的activity邊沿信息發(fā)送給閃爍頻率控制模塊；

閃爍頻率控制模塊與輸出控制模塊連接，閃爍頻率控制模塊用于接收硬盤的activity邊沿，通過內(nèi)置計(jì)數(shù)器計(jì)量硬盤的每個(gè)activity邊沿，當(dāng)硬盤處于activity邊沿時(shí)，控制信號(hào)act_out處于低電平，硬盤處于非activity邊沿時(shí)，控制信號(hào)act_out處于初始狀態(tài)，初始狀態(tài)為高電平；

輸出控制模塊實(shí)時(shí)檢測(cè)act_out電平狀態(tài)，當(dāng)act_out處于低電平時(shí)，控制led燈亮；當(dāng)act_out處于高電平時(shí)，控制led燈滅。

優(yōu)選地，閃爍頻率控制模塊采用cpld或fpga。

優(yōu)選地，還包括：檢驗(yàn)起止控制模塊；

檢驗(yàn)起止控制模塊與閃爍頻率控制模塊連接，檢驗(yàn)起止控制模塊用于通過計(jì)時(shí)器對(duì)硬盤邊沿的檢測(cè)進(jìn)行累積計(jì)時(shí)，當(dāng)在預(yù)設(shè)的檢測(cè)時(shí)間內(nèi)未檢測(cè)到硬盤的activity電平變化時(shí)，判斷硬盤停止讀寫動(dòng)作，向閃爍頻率控制模塊發(fā)送硬盤停止讀寫動(dòng)作信息，使閃爍頻率控制模塊的控制信號(hào)act_out處于高電平，輸出控制模塊控制led燈停止閃爍。

優(yōu)選地，硬盤邊沿檢測(cè)模塊設(shè)有寄存器，寄存器用于鎖存硬盤activity的上升沿與下降沿。

優(yōu)選地，硬盤邊沿檢測(cè)模塊采用fsm狀態(tài)機(jī)。

一種硬盤的active燈定頻閃爍控制方法，控制方法包括：

硬盤邊沿檢測(cè)模塊初始處于空閑狀態(tài)，閃爍頻率控制模塊的控制信號(hào)act_out處于高電平等待狀態(tài)；

硬盤邊沿檢測(cè)模塊檢測(cè)硬盤activity的邊沿，當(dāng)硬盤邊沿檢測(cè)模塊檢測(cè)到硬盤activity下降沿時(shí)，確定硬盤開始讀寫動(dòng)作，將硬盤的activity下降沿發(fā)送給閃爍頻率控制模塊；

閃爍頻率控制模塊接收硬盤的activity下降沿，通過內(nèi)置計(jì)數(shù)器計(jì)量硬盤的每個(gè)activity下降沿，當(dāng)硬盤處于activity下降沿時(shí)，控制信號(hào)act_out處于低電平，硬盤處于非activity下降沿時(shí)，控制信號(hào)act_out處于高電平；

輸出控制模塊實(shí)時(shí)檢測(cè)act_out電平狀態(tài)，當(dāng)act_out處于低電平時(shí)，控制led燈亮；當(dāng)act_out處于高電平時(shí)，控制led燈滅。

優(yōu)選地，控制方法還包括：硬盤邊沿檢測(cè)模塊在檢測(cè)硬盤activity下降沿的同時(shí)，檢驗(yàn)起止控制模塊通過計(jì)時(shí)器對(duì)硬盤activity下降沿的檢測(cè)進(jìn)行累積計(jì)時(shí)，當(dāng)在預(yù)設(shè)的檢測(cè)時(shí)間內(nèi)檢測(cè)到硬盤的activity電平未發(fā)生變化時(shí)，判斷硬盤停止讀寫動(dòng)作，向閃爍頻率控制模塊發(fā)送硬盤停止讀寫動(dòng)作信息，

閃爍頻率控制模塊的控制信號(hào)act_out被拉高，進(jìn)入高電平等待狀態(tài)；

輸出控制模塊控制led燈停止閃爍；

硬盤邊沿檢測(cè)模塊初始處于空閑狀態(tài)。

從以上技術(shù)方案可以看出，本發(fā)明具有以下優(yōu)點(diǎn)：

硬盤的active燈定頻閃爍控制系統(tǒng)及方法將硬盤的activity信號(hào)輸入到cpld/fpga，cpld/fpga經(jīng)過內(nèi)部邏輯判斷與處理，輸出驅(qū)動(dòng)led燈亮滅以及固定閃爍頻率，防止各種硬盤led燈閃爍頻率不一致給用戶造成誤判斷。同時(shí)，為避免跨時(shí)鐘域造成的停止誤判斷與亞穩(wěn)態(tài)問題，通過計(jì)數(shù)器對(duì)停止位進(jìn)行累積判斷和以及寄存器鎖存輸出active燈控制信號(hào)。

附圖說明

為了更清楚地說明本發(fā)明的技術(shù)方案，下面將對(duì)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為現(xiàn)有技術(shù)示意圖；

圖2為硬盤的active燈定頻閃爍控制系統(tǒng)的整體示意圖；

圖3為硬盤activity實(shí)際波形與頻率變化圖；

圖4為邊沿檢測(cè)及停止校驗(yàn)示意圖；

圖5為硬盤的active燈定頻閃爍控制方法流程圖。

具體實(shí)施方式

為使得本發(fā)明的發(fā)明目的、特征、優(yōu)點(diǎn)能夠更加的明顯和易懂，下面將運(yùn)用具體的實(shí)施例及附圖，對(duì)本發(fā)明保護(hù)的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，下面所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而非全部的實(shí)施例?；诒緦＠械膶?shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其它實(shí)施例，都屬于本專利保護(hù)的范圍。

本發(fā)明提供一種硬盤的active燈定頻閃爍控制系統(tǒng)，如圖2所示，包括：硬盤邊沿檢測(cè)模塊1、閃爍頻率控制模塊2，輸出控制模塊3，多個(gè)led燈4；

硬盤邊沿檢測(cè)模塊1與閃爍頻率控制模塊2連接，硬盤邊沿檢測(cè)模塊1用于根據(jù)檢測(cè)硬盤的activity邊沿，獲取硬盤讀寫動(dòng)作信息，并將硬盤的activity邊沿信息發(fā)送給閃爍頻率控制模塊2；

閃爍頻率控制模塊2與輸出控制模塊3連接，閃爍頻率控制模塊2用于接收硬盤的activity邊沿，通過內(nèi)置計(jì)數(shù)器計(jì)量硬盤的每個(gè)activity邊沿，當(dāng)硬盤5處于activity邊沿時(shí)，控制信號(hào)act_out處于低電平，硬盤5處于非activity邊沿時(shí)，控制信號(hào)act_out處于初始狀態(tài)，初始狀態(tài)為高電平；

輸出控制模塊3實(shí)時(shí)檢測(cè)act_out電平狀態(tài)，當(dāng)act_out處于低電平時(shí)，控制led燈4亮；當(dāng)act_out處于高電平時(shí)，控制led燈4滅。

本實(shí)施例中，系統(tǒng)還包括：檢驗(yàn)起止控制模塊；檢驗(yàn)起止控制模塊與閃爍頻率控制模塊2連接，檢驗(yàn)起止控制模塊用于通過計(jì)時(shí)器對(duì)硬盤邊沿的檢測(cè)進(jìn)行累積計(jì)時(shí)，當(dāng)在預(yù)設(shè)的檢測(cè)時(shí)間內(nèi)未檢測(cè)到硬盤的activity電平變化時(shí)，判斷硬盤停止讀寫動(dòng)作，向閃爍頻率控制模塊發(fā)送硬盤停止讀寫動(dòng)作信息，使閃爍頻率控制模塊的控制信號(hào)act_out處于高電平，輸出控制模塊控制led燈停止閃爍。

閃爍頻率控制模塊采用cpld或fpga。硬盤邊沿檢測(cè)模塊設(shè)有寄存器，寄存器用于鎖存硬盤activity的上升沿與下降沿。硬盤邊沿檢測(cè)模塊采用fsm狀態(tài)機(jī)。

fsm(finitestatemachine，有限狀態(tài)機(jī))，veriloghdl(veriloghardwaredescriptionlanguage，verilog硬件描述語言)，fpga(fieldprogrammablegatearray，現(xiàn)場(chǎng)可編程門陣列)，fsm(finitestatemachine，有限狀態(tài)機(jī))，sgpio(serialgeneralpurposeinput/output，串行通用輸入輸出)。

cpld/fpga是半定制的專用集成電路，具有可編程、可擦除、易于驗(yàn)證、集成度高等特點(diǎn)，在工程開發(fā)前期驗(yàn)證和應(yīng)用領(lǐng)域具有廣泛的應(yīng)用，在服務(wù)器設(shè)計(jì)中，通過cpld/fpga主要實(shí)現(xiàn)上電/下電時(shí)序控制、接口通信、指示燈控制等。cpld/fpga時(shí)鐘頻率較高，一般采用50mhz，硬盤輸出activity為hz～khz，相對(duì)較低。通過cpld/fpga高頻率時(shí)鐘sys_clk檢測(cè)低頻率時(shí)鐘硬盤activity信號(hào)存在跨時(shí)鐘域問題，在每個(gè)硬盤activity變化沿不進(jìn)行停止判斷或者判斷錯(cuò)誤的話，則存在誤判斷的危險(xiǎn)，從而導(dǎo)致activityled閃爍不對(duì)。硬盤activity實(shí)際波形與頻率變化如圖3所示。

通過cpld/fpga直接解析硬盤輸出的activity信號(hào)，進(jìn)而控制activityled的閃爍，既可以避免硬盤直接輸出及sgpio解析造成的閃爍頻率不可控甚至閃爍不可見等問題，又可以在已有cpld/fpga芯片基礎(chǔ)上，發(fā)揮cpld/fpga可裁剪、可編程、activityled閃爍頻率可控等優(yōu)勢(shì)。但是必須保證cpld/fpga解析代碼的正確性，增加停止檢測(cè)及模塊化接口等。

將硬盤的activity信號(hào)輸入到cpld/fpga，cpld/fpga經(jīng)過內(nèi)部邏輯判斷與處理，輸出驅(qū)動(dòng)activeled閃爍頻率。通過cpld/fpga實(shí)現(xiàn)的控制邏輯是基于verilog的帶停止檢測(cè)功能的參數(shù)化模塊，主要包括：硬盤activity邊沿檢測(cè)模塊、activeled閃爍頻率控制模塊及activeled輸出控制模塊。硬盤activity邊沿檢測(cè)模塊是通過高頻率的cpld/fpga系統(tǒng)時(shí)鐘檢測(cè)硬盤activity的邊沿，從而確定是否有硬盤讀寫動(dòng)作；activeled閃爍頻率控制模塊是通過計(jì)數(shù)器實(shí)現(xiàn)activeled閃爍頻率控制，為便于根據(jù)不同需求調(diào)節(jié)閃爍頻率，對(duì)計(jì)數(shù)值采用參數(shù)化設(shè)計(jì)方法；activeled輸出控制模塊是對(duì)activeled進(jìn)行閃爍輸出控制，為防止誤判斷，采用計(jì)數(shù)器對(duì)停止位進(jìn)行累積判斷，同時(shí)，為調(diào)節(jié)累積判斷時(shí)間，對(duì)停止計(jì)數(shù)值也采用參數(shù)化設(shè)計(jì)方法。本專利通過cpld/fpga邏輯控制實(shí)現(xiàn)在搭載不同硬盤時(shí)，activeled定頻率閃爍，同時(shí)通過停止校驗(yàn)，避免誤判斷。由于本發(fā)明基于現(xiàn)有的cpld/fpga進(jìn)行的設(shè)計(jì)，不會(huì)增加硬件成本。

硬盤activity邊沿檢測(cè)方式，硬盤activity邊沿檢測(cè)模塊是通過cpld/cpld/fpga的系統(tǒng)時(shí)鐘對(duì)硬盤activity進(jìn)行檢測(cè)，這個(gè)是通過檢測(cè)硬盤activity兩個(gè)時(shí)刻的電平實(shí)現(xiàn)的：如果前一時(shí)刻與當(dāng)前時(shí)刻電平一致，則沒有硬盤活動(dòng)；如果前一時(shí)刻是高電平，當(dāng)前時(shí)刻為低電平，則表示有硬盤活動(dòng)且采樣到硬盤activity下降沿；如果前一時(shí)刻是低電平，當(dāng)前時(shí)刻為高電平，則表示有硬盤活動(dòng)且采樣到硬盤activity上升沿。為解決不同頻率時(shí)鐘(系統(tǒng)時(shí)鐘和硬盤activity頻率)可能造成的穩(wěn)定性問題，通過一級(jí)寄存器鎖存采樣時(shí)鐘。

active燈閃爍頻率控制方式，cpld/fpga的系統(tǒng)時(shí)鐘頻率高，為在肉眼范圍里識(shí)別active燈閃爍，需要基于cpld/fpga系統(tǒng)時(shí)鐘產(chǎn)生active燈閃爍頻率，通過計(jì)數(shù)器對(duì)系統(tǒng)時(shí)鐘計(jì)數(shù)實(shí)現(xiàn)。同時(shí)，為實(shí)現(xiàn)不同需求下對(duì)active燈閃爍頻率的控制，本發(fā)明對(duì)計(jì)數(shù)值采用參數(shù)化設(shè)計(jì)方法，只要對(duì)模塊化參數(shù)進(jìn)行修改即可實(shí)現(xiàn)active燈閃爍頻率的控制。

active燈輸出控制方式，active燈即為led燈4。由于采用cpld/fpga的高頻率系統(tǒng)時(shí)鐘采樣低頻率硬盤activity時(shí)鐘，所以存在采不到硬盤activity時(shí)鐘誤判斷的情況，但在實(shí)際應(yīng)用中，由于硬盤activity時(shí)鐘邊沿變化緩慢，所以發(fā)生該風(fēng)險(xiǎn)的概率非常低。但為提高判斷可靠性，該發(fā)明增加了active燈亮滅控制模塊，即通過計(jì)數(shù)器對(duì)邊沿檢測(cè)進(jìn)行累積計(jì)數(shù)，如果檢測(cè)時(shí)間內(nèi)未檢測(cè)到硬盤activity電平變化，即認(rèn)為硬盤停止活動(dòng)。同時(shí)，為便于調(diào)節(jié)檢測(cè)時(shí)間，對(duì)累積計(jì)數(shù)最大值采用參數(shù)化設(shè)計(jì)。

通過veriloghdl描述硬盤activity邊沿檢測(cè)模塊電路圖，示意圖如圖4所示。高頻率的系統(tǒng)時(shí)鐘sys_clk通過兩個(gè)時(shí)刻確定硬盤activity上升沿與下降沿。為解決跨時(shí)鐘域可能帶來的亞穩(wěn)態(tài)問題，對(duì)檢測(cè)時(shí)鐘采用一級(jí)寄存器鎖存輸出。

通過veriloghdl描述active燈閃爍頻率控制模塊電路，主要通過參數(shù)化的計(jì)數(shù)器實(shí)現(xiàn)active燈閃爍頻率控制，可通過修改接口參數(shù)實(shí)現(xiàn)“一改全改”的active燈閃爍頻率控制。

通過veriloghdl描述active燈亮滅控制模塊電路，其fsm設(shè)計(jì)如圖4所示。fsm初始處于idle空閑狀態(tài)，此時(shí)active燈亮滅控制信號(hào)act_out處于高電平等待狀態(tài)；當(dāng)檢測(cè)到硬盤activity下降沿，act_out根據(jù)“active燈閃爍頻率控制原理”閃爍頻率輸出act_out；滿足“active燈亮滅控制原理”停止條件，即累積檢測(cè)時(shí)間內(nèi)未檢測(cè)到硬盤activity邊沿變化，act_out被拉高，同時(shí)fsm重新回到idle等待狀態(tài)，相反，act_out周期性高低電平變化輸出。

本發(fā)明還提供一種硬盤的active燈定頻閃爍控制方法，如圖5所示，控制方法包括：

s1：硬盤邊沿檢測(cè)模塊初始處于空閑狀態(tài)，閃爍頻率控制模塊的控制信號(hào)act_out處于高電平等待狀態(tài)；

s2：硬盤邊沿檢測(cè)模塊檢測(cè)硬盤activity的邊沿，當(dāng)硬盤邊沿檢測(cè)模塊檢測(cè)到硬盤activity下降沿時(shí)，確定硬盤開始讀寫動(dòng)作，將硬盤的activity下降沿發(fā)送給閃爍頻率控制模塊；

s3：閃爍頻率控制模塊接收硬盤的activity下降沿，通過內(nèi)置計(jì)數(shù)器計(jì)量硬盤的每個(gè)activity下降沿，當(dāng)硬盤處于activity下降沿時(shí)，控制信號(hào)act_out處于低電平，硬盤處于非activity下降沿時(shí)，控制信號(hào)act_out處于高電平；

s4：輸出控制模塊實(shí)時(shí)檢測(cè)act_out電平狀態(tài)，當(dāng)act_out處于低電平時(shí)，控制led燈亮；當(dāng)act_out處于高電平時(shí)，控制led燈滅。

具體的，控制方法還包括：硬盤邊沿檢測(cè)模塊在檢測(cè)硬盤activity下降沿的同時(shí)，檢驗(yàn)起止控制模塊通過計(jì)時(shí)器對(duì)硬盤activity下降沿的檢測(cè)進(jìn)行累積計(jì)時(shí)，當(dāng)在預(yù)設(shè)的檢測(cè)時(shí)間內(nèi)檢測(cè)到硬盤的activity電平未發(fā)生變化時(shí)，判斷硬盤停止讀寫動(dòng)作，向閃爍頻率控制模塊發(fā)送硬盤停止讀寫動(dòng)作信息，

閃爍頻率控制模塊的控制信號(hào)act_out被拉高，進(jìn)入高電平等待狀態(tài)；

輸出控制模塊控制led燈停止閃爍；

硬盤邊沿檢測(cè)模塊初始處于空閑狀態(tài)。

對(duì)所公開的實(shí)施例的上述說明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對(duì)這些實(shí)施例的多種修改對(duì)本領(lǐng)域的專業(yè)技術(shù)人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實(shí)施例中實(shí)現(xiàn)。因此，本發(fā)明將不會(huì)被限制于本文所示的這些實(shí)施例，而是要符合與本文所公開的原理和新穎特點(diǎn)相一致的最寬的范圍。