本發(fā)明屬于嵌入式計(jì)算技術(shù)領(lǐng)域，具體來(lái)說(shuō)，本發(fā)明涉及一種基于高速串行通信實(shí)現(xiàn)虛擬雙端口共享內(nèi)存的方法。

背景技術(shù)：

嵌入式計(jì)算系統(tǒng)廣泛應(yīng)用于工業(yè)控制領(lǐng)域。電力系統(tǒng)二次側(cè)自動(dòng)化監(jiān)控設(shè)備為典型的嵌入式計(jì)算系統(tǒng)應(yīng)用，其內(nèi)部包含一個(gè)或多個(gè)嵌入式單元，實(shí)現(xiàn)特定的保護(hù)控制或者數(shù)據(jù)監(jiān)控功能。該類(lèi)自動(dòng)化設(shè)備在邏輯上通常由如下幾部分組成：模擬量采集單元、信號(hào)輸入單元、控制輸出單元、邏輯處理單元、數(shù)據(jù)處理單元、通信接口單元、人機(jī)交互單元等。

早期的嵌入式計(jì)算設(shè)備多以單CPU或DSP為核心組成嵌入式控制計(jì)算系統(tǒng)，實(shí)現(xiàn)設(shè)備所需功能。隨著電網(wǎng)需求、技術(shù)發(fā)展等外部環(huán)境的變化，設(shè)備的計(jì)算性能、擴(kuò)展能力等各項(xiàng)指標(biāo)逐步提高，使得設(shè)備內(nèi)部必須采用多套嵌入式子系統(tǒng)方能滿足要求。多個(gè)CPU間如何進(jìn)行實(shí)時(shí)數(shù)據(jù)交互成為系統(tǒng)設(shè)計(jì)的重點(diǎn)和難點(diǎn)。

CPU間的實(shí)時(shí)數(shù)據(jù)交互大致有兩種方式：并行方式、串行方式。并行方式是指采用雙端口內(nèi)存芯片(簡(jiǎn)稱雙口RAM)提供兩套內(nèi)存兼容總線，使得兩CPU能夠共同訪問(wèn)同一段內(nèi)存。串行方式是指兩CPU間通過(guò)以太網(wǎng)、LVDS等高速總線連接，執(zhí)行特定的通信協(xié)議進(jìn)行數(shù)據(jù)收發(fā)。這兩種方式都存在一定的局限性。雙口RAM的并行方式只能在兩CPU位于同一塊印制板上時(shí)采用；串行通信方式會(huì)占用CPU大量的計(jì)算資源進(jìn)行通信協(xié)議的執(zhí)行，降低了CPU的應(yīng)用性能和實(shí)時(shí)可靠性。另外，也有標(biāo)準(zhǔn)化的多CPU的高速交互選擇，如PCI、PCI-E，但此類(lèi)方案對(duì)系統(tǒng)成本、開(kāi)發(fā)難度和生產(chǎn)工藝度有較高要求，不能廣泛應(yīng)用于中低復(fù)雜度及成本敏感的工業(yè)控制系統(tǒng)。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明目的是：針對(duì)現(xiàn)有技術(shù)中多CPU通信之間的問(wèn)題，提供一種基于高速串行通信實(shí)現(xiàn)虛擬雙端口共享內(nèi)存的方法。

具體地說(shuō)，本發(fā)明是采用以下技術(shù)方案實(shí)現(xiàn)的：數(shù)據(jù)交互雙方的CPU通過(guò)由兩個(gè)通過(guò)高速串行通信鏈路連接起來(lái)的FPGA芯片進(jìn)行數(shù)據(jù)交互；所述FPGA芯片內(nèi)部包括RAM，RAM用于數(shù)據(jù)的存放，數(shù)據(jù)交互雙方的CPU分別訪問(wèn)各自側(cè)的FPGA的RAM，兩側(cè)RAM空間相同，地址對(duì)應(yīng)；當(dāng)一側(cè)CPU向其側(cè)的FPGA的RAM中寫(xiě)入數(shù)據(jù)時(shí)，該FPGA將此數(shù)據(jù)通過(guò)高速串行通信鏈路發(fā)送給另一側(cè)的FPGA，另一側(cè)CPU通過(guò)訪問(wèn)其側(cè)的FPGA的RAM相同地址訪問(wèn)到此數(shù)據(jù)。

上述技術(shù)方案的進(jìn)一步特征在于，當(dāng)一側(cè)CPU向其側(cè)的FPGA的RAM寫(xiě)入數(shù)據(jù)時(shí)，在數(shù)據(jù)到達(dá)另一側(cè)CPU后，自動(dòng)回傳到數(shù)據(jù)原寫(xiě)入側(cè)的FPGA的RAM的相同地址，如數(shù)據(jù)原寫(xiě)入側(cè)的CPU讀到此回傳的數(shù)據(jù)表明數(shù)據(jù)已經(jīng)可靠到達(dá)對(duì)方。

上述技術(shù)方案的進(jìn)一步特征在于，所述FPGA的RAM按照地址的順序劃分為多個(gè)數(shù)據(jù)映射優(yōu)先級(jí)，處于優(yōu)先級(jí)高的地址區(qū)的數(shù)據(jù)優(yōu)先傳輸。

上述技術(shù)方案的進(jìn)一步特征在于，所述FPGA的RAM設(shè)有讀寫(xiě)注冊(cè)區(qū)及系統(tǒng)注冊(cè)區(qū)，用于管理數(shù)據(jù)的收發(fā)時(shí)序和錯(cuò)誤處理。

本發(fā)明還公開(kāi)了一種基于虛擬雙端口共享內(nèi)存通信的電網(wǎng)安全穩(wěn)定控制裝置，包括中央處理模件以及各功能模件，各模件之間采用前述的基于高速串行通信實(shí)現(xiàn)虛擬雙端口共享內(nèi)存的方法進(jìn)行通信。

本發(fā)明的有益效果如下：本發(fā)明將雙端口內(nèi)存與高速通信兩者結(jié)合的數(shù)據(jù)交互方法。通信CPU雙方各有一FPGA芯片對(duì)其提供RAM總線接口，兩FPGA芯片間以高速通信線路相連，這樣使得CPU間的交互即能簡(jiǎn)單高效如雙口RAM，又在硬件分布上具備很大的靈活性，特別適用于解決多子系統(tǒng)復(fù)雜數(shù)據(jù)交互的難題。

附圖說(shuō)明

圖1為COM_RAM基本框圖。

圖2為COM_RAM常用拓?fù)鋱D。

圖3為COM_RAM非對(duì)稱交換節(jié)點(diǎn)示意圖。

圖4為COM_RAM工作流程圖。

圖5為COM_RAM典型應(yīng)用：穩(wěn)控裝置物理組件示意圖。

圖6為COM_RAM典型應(yīng)用：穩(wěn)控裝置通信拓?fù)鋱D。

具體實(shí)施方式

下面結(jié)合實(shí)施例并參照附圖對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述。

實(shí)施例1：

本實(shí)施例展示了一個(gè)以FPGA編程實(shí)現(xiàn)的虛擬雙口RAM(簡(jiǎn)稱COM_RAM)的實(shí)例。它基于FPGA大規(guī)?？删幊踢壿嬓酒透咚偻ㄐ偶夹g(shù)，使得位于高速串行通信鏈路兩端的CPU能夠進(jìn)行如同板內(nèi)雙口RAM般的高效便捷的數(shù)據(jù)交互。

COM_RAM實(shí)現(xiàn)的基本原理是通過(guò)設(shè)計(jì)FPGA的固件程序，自動(dòng)實(shí)現(xiàn)數(shù)據(jù)通信的多層協(xié)議，對(duì)數(shù)據(jù)交互雙方的CPU僅提供標(biāo)準(zhǔn)化的RAM訪問(wèn)接口，簡(jiǎn)化其通信處理負(fù)擔(dān)，使CPU能夠?qū)Ｗ⒂趹?yīng)用軟件的實(shí)現(xiàn)。

COM_RAM的基本實(shí)現(xiàn)如圖1所示，COM_RAM由兩個(gè)通過(guò)高速串行通信鏈路連接起來(lái)的FPGA芯片及相應(yīng)物理接口構(gòu)成，各FPGA芯片內(nèi)部都包括2個(gè)邏輯單元(LOGIC)及緩存(RAM)，其中2個(gè)邏輯單元分別用于實(shí)現(xiàn)數(shù)據(jù)發(fā)送邏輯(SEND LOGIC)和數(shù)據(jù)接收邏輯(RECEIVE LOGIC)，RAM用于數(shù)據(jù)的存放。數(shù)據(jù)交互雙方的CPU分別訪問(wèn)各自側(cè)的FPGA的RAM，通過(guò)COM_RAM構(gòu)成共享RAM式的交互。當(dāng)一側(cè)CPU向其側(cè)的FPGA的RAM中寫(xiě)入數(shù)據(jù)時(shí)，該FPGA將此數(shù)據(jù)通過(guò)高速串行通信鏈路發(fā)送給另一側(cè)的FPGA，另一側(cè)CPU通過(guò)訪問(wèn)其側(cè)的FPGA的RAM相同地址訪問(wèn)到此數(shù)據(jù)。

由于COM_RAM主要實(shí)現(xiàn)的是數(shù)據(jù)通信功能，可參考開(kāi)放系統(tǒng)互聯(lián)OSI的層結(jié)構(gòu)對(duì)其進(jìn)行描述。下表簡(jiǎn)要列舉了COM_RAM對(duì)應(yīng)于OSI在通信各層中的功能對(duì)照。以下從各層的功能實(shí)現(xiàn)和特性分別進(jìn)行介紹。

應(yīng)用層功能由雙方CPU交互應(yīng)用數(shù)據(jù)實(shí)現(xiàn)。COM_RAM對(duì)CPU提供RAM方式的交互接口，該接口可以具備如下特點(diǎn)：

1、數(shù)據(jù)交互兩側(cè)CPU訪問(wèn)一段共享RAM進(jìn)行交互，接口類(lèi)似真實(shí)雙口RAM芯片。

2、硬件上提供標(biāo)準(zhǔn)SRAM總線接口，8/16/32位可選，Intel/PowerPC方式可選。

3、雙口RAM的大小根據(jù)應(yīng)用可變，低可為256字節(jié)，高可為64k字節(jié)。

4、COM_RAM模塊可重用，使某CPU可通過(guò)連續(xù)多段RAM實(shí)現(xiàn)與多個(gè)CPU的并行交互。

傳輸層的基本功能是將A側(cè)CPU寫(xiě)入共享RAM中某地址的數(shù)據(jù)可靠地映射到B側(cè)CPU的RAM中相同的地址，即應(yīng)用數(shù)據(jù)的映射。這里相同的地址指相對(duì)地址，兩側(cè)CPU對(duì)該段RAM定義的絕對(duì)地址可能不同。傳輸層通過(guò)數(shù)據(jù)注冊(cè)和彈回機(jī)制實(shí)現(xiàn)可靠映射?？紤]到COM_RAM是虛擬雙口RAM，數(shù)據(jù)映射成功的速度主要取決于串行通信鏈路的帶寬，在多數(shù)條件下無(wú)法達(dá)到板內(nèi)真實(shí)雙口RAM的單外設(shè)訪問(wèn)周期的數(shù)據(jù)映射速度，于是傳輸層引入了優(yōu)先級(jí)機(jī)制，即高優(yōu)先級(jí)的數(shù)據(jù)優(yōu)先得到映射。本層原理詳述如下：

1、COM_RAM的基本使用場(chǎng)景為點(diǎn)對(duì)點(diǎn)交互，即CPU與FPGA間為RAM接口，兩側(cè)RAM空間相同，地址對(duì)應(yīng)，以字節(jié)為基本單位。

2、數(shù)據(jù)映射：CPU_A向RAM中某地址寫(xiě)入新數(shù)據(jù)，CPU_B應(yīng)在一段時(shí)間后在相同地址訪問(wèn)到此新數(shù)據(jù)。

3、彈回機(jī)制：CPU_A向RAM某地址寫(xiě)入新數(shù)據(jù)后，在數(shù)據(jù)到達(dá)CPU_B側(cè)后，會(huì)自動(dòng)回傳到CPU_A的相同地址(數(shù)據(jù)原寫(xiě)入側(cè)的FPGA的RAM的相同地址)，此時(shí)CPU_A才能在此讀到新數(shù)據(jù)。即CPU寫(xiě)入數(shù)據(jù)后，只要回讀正確，就表明數(shù)據(jù)已經(jīng)可靠到達(dá)對(duì)方。

4、優(yōu)先級(jí)機(jī)制：RAM區(qū)按照地址的順序劃分為幾個(gè)數(shù)據(jù)映射(即傳輸)優(yōu)先級(jí)，例如地址0-255為高優(yōu)先級(jí)，地址256-64k為低優(yōu)先級(jí)。不同優(yōu)先級(jí)數(shù)據(jù)的傳輸機(jī)制，類(lèi)似CPU中不同優(yōu)先級(jí)中斷的相應(yīng)機(jī)制，即當(dāng)前優(yōu)先級(jí)最高者獲得優(yōu)先傳輸資源。不同優(yōu)先級(jí)的數(shù)據(jù)機(jī)制給予CPU在應(yīng)用上的靈活性。CPU可將實(shí)時(shí)性要求高的交互數(shù)據(jù)寫(xiě)入到較低地址區(qū)，使最快能夠被接收方讀取。

5、注冊(cè)機(jī)制：每側(cè)RAM分別設(shè)計(jì)有讀寫(xiě)注冊(cè)區(qū)、系統(tǒng)注冊(cè)區(qū)，用于管理數(shù)據(jù)的收發(fā)時(shí)序和錯(cuò)誤處理。注冊(cè)區(qū)為自動(dòng)管理區(qū)域，CPU無(wú)法訪問(wèn)。讀寫(xiě)注冊(cè)區(qū)的大小與RAM的實(shí)際大小對(duì)應(yīng)，其每個(gè)單元記錄其對(duì)應(yīng)的RAM寫(xiě)入/讀取字節(jié)的發(fā)送狀態(tài)、接收狀態(tài)；系統(tǒng)注冊(cè)區(qū)標(biāo)注和記錄優(yōu)先級(jí)信息、錯(cuò)誤處理狀態(tài)等。

在以太網(wǎng)等通信網(wǎng)絡(luò)中，網(wǎng)絡(luò)層通常實(shí)現(xiàn)通過(guò)路由、交換等操作，將復(fù)雜拓?fù)渚W(wǎng)絡(luò)中某源節(jié)點(diǎn)的數(shù)據(jù)可靠傳輸?shù)侥繕?biāo)節(jié)點(diǎn)。COM_RAM的設(shè)計(jì)主要面向工業(yè)控制計(jì)算領(lǐng)域，應(yīng)用在比較固定的拓?fù)溥B接工況下，不具備復(fù)雜的路由、交換功能。雖然COM_RAM的基本模塊是點(diǎn)對(duì)點(diǎn)的虛擬雙口RAM，但通過(guò)合理配置，可實(shí)現(xiàn)點(diǎn)對(duì)點(diǎn)、點(diǎn)對(duì)多點(diǎn)、多點(diǎn)環(huán)等多種拓?fù)鋺?yīng)用。如果結(jié)合CPU在應(yīng)用層的操作，可進(jìn)一步實(shí)現(xiàn)更復(fù)雜網(wǎng)絡(luò)組建。拓?fù)浞绞胶?jiǎn)述如下：

1、點(diǎn)對(duì)點(diǎn)：COM_RAM的基本拓?fù)鋺?yīng)用。即兩個(gè)CPU通過(guò)COM_RAM進(jìn)行互訪，如圖2所示。

2、點(diǎn)對(duì)多：某CPU側(cè)，F(xiàn)PGA中重用多個(gè)COM_RAM模塊，同時(shí)硬件鏈路上也連接至多側(cè)CPU。這樣本地CPU通過(guò)連續(xù)訪問(wèn)多段RAM地址，即可實(shí)現(xiàn)與多CPU的并行交互，如圖2所示。

3、多點(diǎn)環(huán)：設(shè)有三個(gè)CPU節(jié)點(diǎn)CPU_A、CPU_B和CPU_C，它們分別具備一路COM_RAM接口，每路COM_RAM在通信鏈路上環(huán)形串接即TX_A->RX_B，TX_B->RX_C，TX_C->RX_A。通過(guò)上文所述的數(shù)據(jù)映射和彈回機(jī)制，多個(gè)CPU即可共享同一段RAM，如圖2所示。

4、非對(duì)稱交換：在多種工業(yè)應(yīng)用中，控制系統(tǒng)的數(shù)據(jù)流具備非對(duì)稱特點(diǎn)，如多分布節(jié)點(diǎn)采集數(shù)據(jù)匯聚至中央節(jié)點(diǎn)、管理節(jié)點(diǎn)發(fā)布廣播數(shù)據(jù)至多執(zhí)行節(jié)點(diǎn)，等等。為此，COM_RAM擴(kuò)展出了一種一對(duì)多非對(duì)稱收發(fā)的交換版本：多對(duì)一實(shí)現(xiàn)匯聚、一對(duì)多實(shí)現(xiàn)廣播。相應(yīng)的，物理鏈路也須進(jìn)行1+N的配置。這樣，在上述的多點(diǎn)網(wǎng)絡(luò)下，以較低的物理和設(shè)計(jì)成本，一側(cè)多個(gè)CPU能夠共享同一段RAM實(shí)現(xiàn)與另一側(cè)單CPU的數(shù)據(jù)交互。如圖3所示。

鏈路層的基本功能是將單位數(shù)據(jù)從通信一端可靠地發(fā)送至對(duì)端，一般以數(shù)據(jù)幀為單位?？紤]到適應(yīng)多種物理層通信鏈路，以及保證工業(yè)應(yīng)用中的高可靠性，COM_RAM在鏈路層的設(shè)計(jì)有如下幾個(gè)特點(diǎn)：

1、高效的同步短幀：為保證傳輸上層數(shù)據(jù)的實(shí)時(shí)性以及基于連接可靠性的考慮，鏈路層采用幀同步傳輸，即收發(fā)鏈路以幀為單位重復(fù)傳輸。幀頭為特殊字節(jié)編碼，幀體為可變幀長(zhǎng)的上層數(shù)據(jù)數(shù)據(jù)，幀尾為本幀CRC校驗(yàn)碼。優(yōu)先級(jí)越高的數(shù)據(jù)幀長(zhǎng)越短。其工作流程圖如圖4所示。

2、平衡的字節(jié)編碼：鏈路層包括幀頭的數(shù)據(jù)的基本單位為編碼后的字節(jié)。根據(jù)物理層接口的不同，字節(jié)采用8b10b或5b4b編碼。使用字節(jié)編碼中的特殊碼作為幀收發(fā)和優(yōu)先級(jí)的管理。

3、靈活的物理層接口：鏈路層與物理層接口大致分為兩類(lèi)，一是鏈路層與物理收發(fā)器件或電路直接接口，由鏈路層進(jìn)行字節(jié)編碼；二是與標(biāo)準(zhǔn)化的物理層芯片如以太網(wǎng)PHY接口，鏈路層以專(zhuān)用時(shí)序控制PHY芯片進(jìn)行字節(jié)的收發(fā)，字節(jié)的編解碼由PHY芯片自動(dòng)完成。

物理層提供通信傳輸?shù)奈锢斫橘|(zhì)，并在設(shè)計(jì)上盡可能保證傳輸?shù)目煽啃?。為了適應(yīng)多種工業(yè)應(yīng)用環(huán)境，COM_RAM在物理層上支持多種通信規(guī)范和介質(zhì)形式。根據(jù)使用場(chǎng)景的不同，所支持方式列舉如下：

1、板內(nèi)交互：高速SERDES(1Gbps-2.5Gbps)、LVDS(10Mpbs-800Mbps。

2、背板交互：LVDS(10Mpbs-500Mbps)、BLVDS/MLVDS(10Mpbs-100Mbps。

3、機(jī)箱間交互：10bpsM/100Mbps/1000bpsM以太網(wǎng)電纜、專(zhuān)用光纖(10Mbps-2.5Gbps)。

4、遠(yuǎn)程交互：E1同軸電纜(復(fù)用鏈路，2Mbps/路)、SDH光纖(155Mbps-2.5Gbps)。

為了應(yīng)對(duì)物理層介質(zhì)多變、應(yīng)用場(chǎng)景復(fù)雜的特點(diǎn)，在物理層的設(shè)計(jì)上具備如下兩個(gè)特點(diǎn)：

(1)鏈路多變，機(jī)制不變：在不同的應(yīng)用場(chǎng)景和限制條件下，物理通信鏈路有多種情況，如板內(nèi)應(yīng)用中通過(guò)SERDES或可實(shí)現(xiàn)2.5Gbps的通信速率，而中長(zhǎng)距離采用以太網(wǎng)電纜的應(yīng)用中可能會(huì)低至10Mbps。由于分層機(jī)制的設(shè)計(jì)，使得物理層的通信方式和速率只影響鏈路層的幀傳輸速度，并不對(duì)上層實(shí)現(xiàn)機(jī)制或可靠性產(chǎn)生影響。

(2)鏈路倍增，帶寬倍增：本發(fā)明的初衷就是使得串行鏈路條件下的通信雙方盡可能的提高數(shù)據(jù)交互效率，所以物理?xiàng)l件允許下，應(yīng)該盡可能的提高數(shù)據(jù)傳輸帶寬。因此，在鏈路層與物理層接口之處，另外設(shè)計(jì)了帶寬倍增的機(jī)制，即使多條相同的通信鏈路能提供與數(shù)理對(duì)應(yīng)的帶寬增量提升(由于數(shù)據(jù)對(duì)齊等通信開(kāi)銷(xiāo)的增加，實(shí)際帶寬略低)。如在基于背板LVDS通信的應(yīng)用中，單條100Mbps鏈路的4字節(jié)數(shù)據(jù)映射(CPU_A寫(xiě)入，CPU_B讀出)延時(shí)約為1us，5條相同鏈路同時(shí)接入時(shí)，延時(shí)將縮短到200ns，此速度已與真實(shí)的雙口RAM響應(yīng)速度接近。在LVDS類(lèi)物理鏈路中，能直接支持此功能；在以太網(wǎng)鏈路中，需進(jìn)行直連才能支持；在物理上支持分、復(fù)用協(xié)議的E1/SDH鏈路應(yīng)用中，可實(shí)現(xiàn)遠(yuǎn)方通信的帶寬倍增。

實(shí)施例2：

本實(shí)施例展示了COM_RAM在電網(wǎng)安全穩(wěn)定控制裝置中的運(yùn)用。

電網(wǎng)安全穩(wěn)定控制裝置是高壓變電站中重要的控制設(shè)備。每套設(shè)備通常由數(shù)個(gè)機(jī)箱組成，每個(gè)機(jī)箱有多個(gè)插件，分別實(shí)現(xiàn)模擬采集、邏輯計(jì)算、開(kāi)關(guān)量輸入輸出、人機(jī)界面、對(duì)外通信等功能。插件內(nèi)多包含以一個(gè)CPU為中心的嵌入式系統(tǒng)。機(jī)箱內(nèi)部的插件、機(jī)箱間均需要進(jìn)行實(shí)時(shí)交互。交互的數(shù)據(jù)對(duì)實(shí)時(shí)性、帶寬和數(shù)據(jù)流向各有不同。如開(kāi)關(guān)量數(shù)據(jù)實(shí)時(shí)性要求高、帶寬低、雙向均衡，人機(jī)數(shù)據(jù)帶寬高但輸入輸出不均衡、實(shí)時(shí)性較低，采集數(shù)據(jù)帶寬、實(shí)時(shí)性要求均高且單向上行，等等。如果在該系統(tǒng)應(yīng)用COM_RAM技術(shù)，通過(guò)多種配置方式的結(jié)合，可高效解決多子系統(tǒng)復(fù)雜數(shù)據(jù)交互的難題。

圖5列舉了一種典型的安全穩(wěn)定控制裝置硬件配置。裝置系統(tǒng)由多個(gè)機(jī)箱組成，分一個(gè)主機(jī)箱和一至多個(gè)從機(jī)箱。主機(jī)箱中的中央處理單元需要匯集各從機(jī)箱的采集、開(kāi)關(guān)、通信等數(shù)據(jù)并進(jìn)行實(shí)時(shí)計(jì)算和邏輯判斷，同時(shí)向各從機(jī)箱輸出控制命令或通信數(shù)據(jù)。各從機(jī)箱根據(jù)應(yīng)用需求配置內(nèi)部模件。所有從機(jī)箱物理上與主機(jī)箱通過(guò)光纖進(jìn)行通信。

圖6描述了上述穩(wěn)控裝置內(nèi)部以COM_RAM為主要通信方式的各模件間的通信邏輯結(jié)構(gòu)：

1、主機(jī)箱內(nèi)部，中央處理模件通過(guò)機(jī)箱背板的LVDS鏈路與數(shù)據(jù)管理模件、人機(jī)界面模件進(jìn)行通信。數(shù)據(jù)管理模件實(shí)現(xiàn)系統(tǒng)數(shù)據(jù)的存儲(chǔ)、打印、后臺(tái)通信等功能；人機(jī)界面模件實(shí)現(xiàn)系統(tǒng)人機(jī)接口的液晶顯示、鍵盤(pán)輸入等功能。

2、中央處理模件通過(guò)雙向光纖與各從機(jī)箱進(jìn)行通信。每個(gè)從機(jī)箱配置有通信交換模件，實(shí)現(xiàn)從機(jī)箱中多模件與中央處理模件間的非對(duì)稱數(shù)據(jù)實(shí)時(shí)交換，使兩端共享同一段數(shù)據(jù)交換空間。根據(jù)應(yīng)用的實(shí)際數(shù)據(jù)傳輸帶寬需要，某從機(jī)箱可配置多對(duì)光纖以提高通信帶寬。

3、配置開(kāi)入、開(kāi)出等模件的機(jī)箱中，通信帶寬較小，可通過(guò)多點(diǎn)環(huán)的拓?fù)浞绞綄?shí)現(xiàn)多機(jī)箱與中央處理模件的連接，這樣既能滿足需求，又可節(jié)約通信接口資源。

4、在從機(jī)箱內(nèi)部，各模件均具備與通信交換模件的通信通道。根據(jù)模件的不同類(lèi)別，可使用背板資源中的LVDS、BLVDS、CAN、RS-485等物理通道，分別采用COM_RAM、MODBUS等通信協(xié)議。通信交換模件中的FPGA芯片內(nèi)，設(shè)計(jì)有DMA功能的IP模塊，以實(shí)現(xiàn)COM_RAM與MOD_BUS等低速通信接口的無(wú)縫交換，方便通信雙方CPU的互訪。

雖然本發(fā)明已以較佳實(shí)施例公開(kāi)如上，但實(shí)施例并不是用來(lái)限定本發(fā)明的。在不脫離本發(fā)明之精神和范圍內(nèi)，所做的任何等效變化或潤(rùn)飾，同樣屬于本發(fā)明之保護(hù)范圍。因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以本申請(qǐng)的權(quán)利要求所界定的內(nèi)容為標(biāo)準(zhǔn)。