本發(fā)明涉及一種并行數(shù)據(jù)變串行數(shù)據(jù)的傳輸方法，屬于全雙工同步串行總線通信技術(shù)領(lǐng)域。

背景技術(shù)：

在開發(fā)BISS(Bidirectional Synchronous Serial，雙向同步串行接口)-C協(xié)議接口板卡時(shí)，我們采用FPGA(Field Programmable Gate Array，現(xiàn)場可編程門陣列)進(jìn)行五通道數(shù)據(jù)同步采集，這種五通道數(shù)據(jù)同步采集方式與傳統(tǒng)的高速串行同步采集方法不同，傳統(tǒng)的高速串行同步采集速度即使很快，每個通道間依然存在著一個通道的時(shí)間差。而這種五通道數(shù)據(jù)同步采集方式完全并行才是從根本上解決了同步問題，同時(shí)，五通道數(shù)據(jù)同步采集后將數(shù)據(jù)通過高速串行PCI-E(Peripheral Component Interconnect-Express，高速外設(shè)部件互聯(lián))總線上傳到計(jì)算機(jī)程序內(nèi)存的過程。現(xiàn)有技術(shù)是在傳輸過程中對五通道數(shù)據(jù)進(jìn)行排序，但會導(dǎo)致先完成傳輸?shù)耐ǖ赖却罄m(xù)通道，造成不必要的延遲，同時(shí)也違背了并行采集的初衷，而不進(jìn)行排序又會導(dǎo)致通道間數(shù)據(jù)紊亂。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供了一種并行數(shù)據(jù)變串行數(shù)據(jù)的傳輸方法，以解決現(xiàn)有技術(shù)中數(shù)據(jù)延遲或數(shù)據(jù)紊亂的問題，為此本發(fā)明采用如下的技術(shù)方案：

一種并行數(shù)據(jù)變串行數(shù)據(jù)的傳輸方法，包括：

提取每個并行通道預(yù)定的參數(shù)信息，所述參數(shù)信息用于分區(qū)不同并行通道以及不同并行通道的數(shù)據(jù)傳輸時(shí)間；

將每個并行通道的數(shù)據(jù)與每個并行通道對應(yīng)的所述預(yù)定的參數(shù)信息做成數(shù)據(jù)包傳輸；

將每個并行通道的數(shù)據(jù)包按照接收到的順序進(jìn)行串行傳輸。

本發(fā)明所述的并行數(shù)據(jù)變串行數(shù)據(jù)的傳輸方法通過將數(shù)據(jù)與參數(shù)信息打包傳輸避免了數(shù)據(jù)延遲和數(shù)據(jù)紊亂的情況，在保證時(shí)鐘與數(shù)據(jù)一致性的前提下，提高了數(shù)據(jù)傳輸效率和傳輸?shù)臏?zhǔn)確性。

附圖說明

圖1為本發(fā)明實(shí)施例所述的一種并行數(shù)據(jù)變串行數(shù)據(jù)的傳輸方法的流程圖；

圖2為本發(fā)明實(shí)施例所述的另一種并行數(shù)據(jù)變串行數(shù)據(jù)的傳輸方法的流程圖；

圖3為本發(fā)明實(shí)施例所述的一種并行數(shù)據(jù)變串行數(shù)據(jù)的傳輸方法的數(shù)據(jù)并行轉(zhuǎn)串行的過程框圖；

圖4為本發(fā)明實(shí)施例所述的一種并行數(shù)據(jù)變串行數(shù)據(jù)的傳輸方法中打包后的64位數(shù)據(jù)。

具體實(shí)施方式

下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

本具體實(shí)施方式提供了一種并行數(shù)據(jù)變串行數(shù)據(jù)的傳輸方法，如圖1所示，包括：

S110、提取每個并行通道預(yù)定的參數(shù)信息，所述參數(shù)信息用于分區(qū)不同并行通道以及不同并行通道的數(shù)據(jù)傳輸時(shí)間。

作為可選的，預(yù)定的參數(shù)信息可以但不限于包括：通道號、錯誤信息碼和時(shí)間標(biāo)記。其中，每個并行通道具有對應(yīng)的編號，通道號即為并行通道的編號。錯誤信息碼可以是傳輸過程出的傳輸差錯，例如：CRC(Cyclic Redundancy Check，循環(huán)冗余校驗(yàn))碼等。具體地，所述參數(shù)信息一般為二進(jìn)制數(shù)據(jù)。

作為可選的，時(shí)間標(biāo)記可以是絕對式時(shí)間，即所述每個并行通道當(dāng)前采集的數(shù)據(jù)的時(shí)間，即數(shù)據(jù)的采集時(shí)間。時(shí)間標(biāo)記還可以是相對式時(shí)間，即所述每個并行通道當(dāng)前采集的數(shù)據(jù)的時(shí)間與上一次采集的數(shù)據(jù)的時(shí)間差，即數(shù)據(jù)的采集時(shí)間差。由于絕對式時(shí)間很容易超過16位二進(jìn)制數(shù)的表述極限(65536)，故若采用絕對式時(shí)間的時(shí)間標(biāo)記進(jìn)行記錄，則達(dá)到65536時(shí)需要復(fù)位，故在用戶接收到時(shí)間標(biāo)記復(fù)位后的數(shù)據(jù)包時(shí)，需將數(shù)據(jù)包中的時(shí)間標(biāo)記轉(zhuǎn)換為十進(jìn)制數(shù)據(jù)后加上65536。

S120、將每個并行通道的數(shù)據(jù)與每個并行通道對應(yīng)的所述預(yù)定的參數(shù)信息做成數(shù)據(jù)包傳輸。

進(jìn)一步地，本發(fā)明實(shí)施例對打包方法不做具體限定，只要能實(shí)現(xiàn)將并行通道的數(shù)據(jù)與對應(yīng)的預(yù)定的參數(shù)信息打包傳輸即可。

S130、將每個并行通道的數(shù)據(jù)包按照到達(dá)的順序進(jìn)行串行傳輸。

例如：并行通道1、并行通道2、并行通道3、并行通道4和并行通道5同步將采集的數(shù)據(jù)進(jìn)行傳輸，若并行通道1的數(shù)據(jù)首先傳輸完畢，則先將并行通道1的數(shù)據(jù)包傳輸，若并行通道5的數(shù)據(jù)第二個傳輸完畢，則其次將并行通道5的數(shù)據(jù)包傳輸，以此類推，哪個并行通道傳輸完畢，將哪個并行通道的數(shù)據(jù)包傳輸，以實(shí)現(xiàn)將五個通道的并行通道數(shù)據(jù)轉(zhuǎn)換為串行傳輸。

本具體實(shí)施方式提供的另一種并行數(shù)據(jù)變串行數(shù)據(jù)的傳輸方法，如圖2所示，還可以進(jìn)一步包括：

S210、接收串行傳輸?shù)臄?shù)據(jù)包。

S220、解碼所述數(shù)據(jù)包，驗(yàn)證所述數(shù)據(jù)包中的錯誤信息碼，若驗(yàn)證成功，則執(zhí)行步驟S230；若驗(yàn)證失敗，則執(zhí)行步驟240。

進(jìn)一步地，本發(fā)明是實(shí)施例對錯誤信息碼的種類以及錯誤信息碼的驗(yàn)證方法不做具體限定，只要能夠?qū)崿F(xiàn)對傳輸數(shù)據(jù)的糾錯即可。

S230、將所述數(shù)據(jù)包中的數(shù)據(jù)賦值給數(shù)據(jù)包中通道號對應(yīng)的位置數(shù)組，并將時(shí)間標(biāo)記賦值對應(yīng)的時(shí)間數(shù)組。

具體地，將所述數(shù)據(jù)包中的數(shù)據(jù)轉(zhuǎn)化為十進(jìn)制數(shù)據(jù)，將轉(zhuǎn)換后的十進(jìn)制數(shù)據(jù)除以2²⁶后乘以360得到數(shù)據(jù)包中通道號對應(yīng)的位置數(shù)組。若時(shí)間標(biāo)記為絕對式時(shí)間，則將時(shí)間標(biāo)記以10ns為單位將二進(jìn)制的時(shí)間標(biāo)記轉(zhuǎn)換為十進(jìn)制數(shù)，復(fù)位后的絕對式時(shí)間需加上65536，即可得到數(shù)據(jù)包中通道號對應(yīng)的時(shí)間數(shù)組。例如；時(shí)間標(biāo)記為一組16位二進(jìn)制數(shù)據(jù)1111 1100 1000，將其轉(zhuǎn)換為十進(jìn)制數(shù)據(jù)為4040，其以10ns為單位得到的位置數(shù)組為40.40μs。若時(shí)間標(biāo)記為相對式時(shí)間，則將時(shí)間標(biāo)記以10ns為單位將二進(jìn)制的時(shí)間標(biāo)記轉(zhuǎn)換為十進(jìn)制數(shù)，即可得到數(shù)據(jù)包中通道號對應(yīng)的時(shí)間數(shù)組。例如；時(shí)間標(biāo)記為一組16位二進(jìn)制數(shù)據(jù)1111 1100 1000，將其轉(zhuǎn)換為十進(jìn)制數(shù)據(jù)為4040，其以10ns為單位得到的位置數(shù)組為40.40μs。

S240、丟棄所述數(shù)據(jù)包。

作為可選的，基于所述位置數(shù)組和時(shí)間數(shù)組計(jì)算當(dāng)前接收到的數(shù)據(jù)對應(yīng)的傳輸速度和加速度。

進(jìn)一步地，當(dāng)時(shí)間標(biāo)記為絕對式時(shí)間時(shí)，即所述時(shí)間數(shù)組為每個并行通道當(dāng)前采集的數(shù)據(jù)的時(shí)間，則基于所述當(dāng)前接收到的數(shù)據(jù)對應(yīng)的位置數(shù)組和時(shí)間數(shù)組以及上一次接收到的數(shù)據(jù)對應(yīng)的位置數(shù)組和時(shí)間數(shù)組計(jì)算當(dāng)前接收到的數(shù)據(jù)對應(yīng)的傳輸速度和加速度。

具體地，通過當(dāng)前接收到的數(shù)據(jù)對應(yīng)的位置數(shù)組與上一次接收到的數(shù)據(jù)對應(yīng)的位置數(shù)組的差值除以兩個位置數(shù)組對應(yīng)的時(shí)間數(shù)組的差值得到當(dāng)前接收到的數(shù)據(jù)對應(yīng)的傳輸速度；將當(dāng)前接收到的數(shù)據(jù)對應(yīng)傳輸速度與上一次接收到的數(shù)據(jù)對應(yīng)傳輸速度的差值除以兩個位置數(shù)組對應(yīng)的時(shí)間數(shù)組的差值得到當(dāng)前接收到的數(shù)據(jù)對應(yīng)的加速度。例如：假設(shè)上一次接收到的數(shù)據(jù)對應(yīng)的位置數(shù)組為P1，時(shí)間數(shù)組為T1(絕對時(shí)間)，速度為V1；當(dāng)前接收到的數(shù)據(jù)對應(yīng)的位置數(shù)組為P2，時(shí)間數(shù)組為T2(絕對時(shí)間)，則當(dāng)前接收到的數(shù)據(jù)的速度為：V2＝(P2-P1)/(T2-T1)，加速度為(V2-V1)/(T2-T1)。

進(jìn)一步地，當(dāng)時(shí)間標(biāo)記為相對式時(shí)間時(shí)，即所述時(shí)間數(shù)組為每個并行通道當(dāng)前采集的數(shù)據(jù)的時(shí)間與上一次采集的數(shù)據(jù)的時(shí)間差，則基于所述當(dāng)前接收到的數(shù)據(jù)對應(yīng)的位置數(shù)組和時(shí)間數(shù)組以及上一次接收到的數(shù)據(jù)對應(yīng)的位置數(shù)組計(jì)算當(dāng)前接收到的數(shù)據(jù)對應(yīng)的傳輸速度和加速度。例如：假設(shè)上一次接收到的數(shù)據(jù)對應(yīng)的位置數(shù)組為P1，速度為V1；當(dāng)前接收到的數(shù)據(jù)對應(yīng)的位置數(shù)組為P2，時(shí)間數(shù)組為T(相對時(shí)間)，則當(dāng)前接收到的數(shù)據(jù)的速度為：V2＝(P2-P1)/T，加速度為(V2-V1)/T。

具體地，通過當(dāng)前接收到的數(shù)據(jù)對應(yīng)的位置數(shù)組與上一次接收到的數(shù)據(jù)對應(yīng)的位置數(shù)組的差值除以當(dāng)前接收到的數(shù)據(jù)對應(yīng)的位置數(shù)組對應(yīng)的時(shí)間數(shù)組得到當(dāng)前接收到的數(shù)據(jù)對應(yīng)的傳輸速度；將當(dāng)前接收到的數(shù)據(jù)對應(yīng)傳輸速度與上一次接收到的數(shù)據(jù)對應(yīng)傳輸速度的差值除以當(dāng)前接收到的數(shù)據(jù)對應(yīng)的位置數(shù)組對應(yīng)的時(shí)間數(shù)組得到當(dāng)前接收到的數(shù)據(jù)對應(yīng)的加速度。

本具體實(shí)施方式提供的一種并行數(shù)據(jù)變串行數(shù)據(jù)的傳輸方法的數(shù)據(jù)并行轉(zhuǎn)串行的過程框圖可以如圖3所示，數(shù)據(jù)打包過程均在并行信道的BISS模塊內(nèi)實(shí)現(xiàn)，接收到數(shù)據(jù)包的順序依次為數(shù)據(jù)包2、數(shù)據(jù)包3、數(shù)據(jù)包5、數(shù)據(jù)包4和數(shù)據(jù)包1，故通過先進(jìn)先出(fifo，first in first out)進(jìn)行數(shù)據(jù)的串行傳輸。

以打包后的64位數(shù)據(jù)如圖4所示為例，實(shí)際從BISS總線讀到的數(shù)據(jù)只有圖中標(biāo)注的“26位數(shù)據(jù)位”，該26位數(shù)據(jù)為實(shí)際采集到的數(shù)據(jù)，即位置數(shù)組對應(yīng)的二進(jìn)制數(shù)據(jù)。該64位數(shù)據(jù)中第一行中32位只包含26位數(shù)據(jù)位，其他6位數(shù)據(jù)位無實(shí)際含義；第二行中32位分別表示：最高四位表述的通道號，低16位表述是時(shí)間標(biāo)記，其可以為絕對式時(shí)間數(shù)據(jù)或相對式時(shí)間數(shù)據(jù)。標(biāo)注中CRC、WAR、ERR各占一位，其分別表示：

CRC：該采樣點(diǎn)的BISS數(shù)據(jù)是否通過CRC校驗(yàn)；

WAR：BISS傳感器是否傳來警告信息；

ERR：BISS傳感器是否發(fā)來錯誤信息。

本發(fā)明實(shí)施例通過將數(shù)據(jù)與參數(shù)信息打包傳輸避免了數(shù)據(jù)延遲和數(shù)據(jù)紊亂的情況，將收到的原始數(shù)據(jù)加入時(shí)間標(biāo)記和通道標(biāo)記，使其在將并行采集到的數(shù)據(jù)變?yōu)榇袀鬏數(shù)倪^程不需要排序和管控。同時(shí)，由于PCIE(Peripheral Component Interconnect Express，高速外設(shè)部件互聯(lián)標(biāo)準(zhǔn))傳輸?shù)臅r(shí)鐘與板卡內(nèi)部時(shí)鐘為不同時(shí)鐘源，故時(shí)間標(biāo)記在數(shù)據(jù)包內(nèi)部與PCIE傳輸時(shí)序互不干涉，從而提高了數(shù)據(jù)傳輸效率和傳輸?shù)臏?zhǔn)確性。

本發(fā)明較佳的具體實(shí)施方式，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明實(shí)施例揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)該以權(quán)利要求的保護(hù)范圍為準(zhǔn)。