本申請要求于2015年8月31日提交至韓國專利局的韓國申請No.10-2015-0123095的優(yōu)先權，其全部內容通過引用合并于此。

技術領域

本發(fā)明各種實施例總體而言涉及半導體集成電路，尤其涉及一種半導體系統(tǒng)及其控制方法

背景技術：

可以將半導體裝置耦接到控制器。控制器可以被配置成控制半導體裝置。通常，半導體系統(tǒng)可以包括半導體裝置和控制器。

由于關于半導體系統(tǒng)的高速趨勢，半導體裝置和控制器也可以被設計為具有高處理速率。

為了加速半導體系統(tǒng)，已對半導體裝置和控制器的高速運行以及半導體裝置和控制器的高速信號處理進行了研究，并且該研究還將持續(xù)進行。

技術實現(xiàn)要素：

根據(jù)一實施例，可以提供一種半導體系統(tǒng)。所述半導體系統(tǒng)可以包括控制器和電耦接到所述控制器的緩沖芯片。所述半導體系統(tǒng)可以包括電耦接到所述緩沖芯片的多個存儲芯片。所述緩沖芯片可以被配置成對從所述多個存儲芯片之中的至少一對存儲芯片輸出的數(shù)據(jù)執(zhí)行邏輯運算并向所述控制器輸出所述邏輯運算結果或向所述多個存儲芯片之中除了輸出所述數(shù)據(jù)的所述至少一對存儲芯片以外的其它存儲芯片提供所述邏輯運算結果。

根據(jù)一實施例，可以提供一種控制半導體系統(tǒng)的方法。所述方法可以包括從第一存儲芯片輸出數(shù)據(jù)以及從第二存儲芯片輸出數(shù)據(jù)。所述方法可以包括確定是否執(zhí)行運算。所述方法可以包括：當確定為不執(zhí)行所述運算時，向控制器提供從所述第一存儲芯片輸出的數(shù)據(jù)和從所述第二存儲芯片輸出的數(shù)據(jù)。所述方法可以包括：當確定為執(zhí)行所述運算時，對從所述第一存儲芯片輸出的數(shù)據(jù)和從所述第二存儲芯片輸出的數(shù)據(jù)執(zhí)行第一運算和第二運算。所述方法可以包括選擇所述第一運算和所述第二運算的結果將被傳送到的存儲芯片。

根據(jù)一實施例，可以提供一種半導體系統(tǒng)。所述半導體系統(tǒng)可以包括控制器和電耦接到所述控制器的緩沖芯片。所述半導體系統(tǒng)可以包括電耦接到所述緩沖芯片的多個存儲芯片，其中每個存儲芯片包括至少一個芯片數(shù)據(jù)端子。所述緩沖芯片可以被配置成對從所述多個存儲芯片之中的至少一對芯片數(shù)據(jù)端子輸出的數(shù)據(jù)執(zhí)行邏輯運算，并向所述控制器輸出所述邏輯運算結果或向所述多個存儲芯片之中除了輸出所述數(shù)據(jù)的所述至少一對芯片數(shù)據(jù)端子以外的其它芯片數(shù)據(jù)端子提供所述邏輯運算結果。

根據(jù)一實施例，可以提供一種控制半導體系統(tǒng)的方法。所述方法可以包括從第一數(shù)據(jù)芯片端子和第二數(shù)據(jù)芯片端子輸出數(shù)據(jù)。所述方法可以包括確定是否執(zhí)行運算。所述方法可以包括：當確定為不執(zhí)行所述運算時，向控制器提供從所述第一數(shù)據(jù)芯片端子輸出的數(shù)據(jù)和從所述第二數(shù)據(jù)芯片端子輸出的數(shù)據(jù)。所述方法可以包括：當確定為執(zhí)行所述運算時，對從所述第一數(shù)據(jù)芯片端子輸出的數(shù)據(jù)和從所述第二數(shù)據(jù)芯片端子輸出的數(shù)據(jù)執(zhí)行第一運算和第二運算。所述方法可以包括選擇所述第一運算和所述第二運算的結果將被傳送到的數(shù)據(jù)芯片端子。

附圖說明

圖1為配置圖，示出根據(jù)一實施例的半導體系統(tǒng)的一個示例代表；

圖2為示出圖1的半導體系統(tǒng)的緩沖芯片和存儲芯片的配置的一個示例代表的圖；

圖3為配置圖，示出圖2的第一運算控制器的一個示例代表；

圖4為配置圖，示出圖2的第一輸入/輸出(I/O)控制器的一個示例代表；

圖5為配置圖，示出圖2的第一信道數(shù)據(jù)傳送電路的一個示例代表；

圖6為示出圖1的半導體系統(tǒng)的緩沖芯片和存儲芯片的配置的一個示例代表的圖；

圖7為流程圖，示出根據(jù)一實施例的半導體系統(tǒng)的控制方法的一個示例代表。

具體實施方式

下文將參照附圖描述例示性實施例。本文中參照橫截面圖描述本發(fā)明的例示性實施例，所述橫截面圖為例示性實施例(和中間結構)的示意圖。照此，將預料到由于例如制造技術和/或公差引起的示圖形狀的變化。因此，例示性實施例不應被理解為局限于本 文示出的區(qū)域的特殊形狀，而是可以包括由于例如制造引起的形狀的偏差。在附圖中，為清晰起見，可以放大層和區(qū)域的長度和尺寸。在附圖中相似的附圖標記表示相似的元件。還應理解，當層被稱為位于其它層或襯底“上”時，其可以直接位于其它層或襯底上，或者也可以存在介入層。

盡管將示出和描述幾個實施例，但是本領域的普通技術人員將理解，可以對這些例示性實施例做出改變，而不背離本發(fā)明的原理和精神。

參照圖1，根據(jù)一實施例的半導體系統(tǒng)可以包括控制器100、緩沖芯片200和第一至第四存儲芯片310、320、330和340。圖1示出第一至第四存儲芯片310至340，即，四個存儲芯片，但是存儲芯片的數(shù)量非局限于此。參照圖1，第一至第四存儲芯片310、320、330和340層疊在緩沖芯片200上。然而，第一至第四存儲芯片310、320、330和340和緩沖芯片可以不同地定位，并且其中的一些或全部可以非彼此層疊。

控制器100可以電耦接到緩沖芯片200?？刂破?00可以向緩沖芯片200提供多個控制信號CTRL，并且控制器100可以向緩沖芯片200傳遞數(shù)據(jù)或從緩沖芯片200接收數(shù)據(jù)DATA。

緩沖芯片200可以安置在控制器100和第一至第四存儲芯片310至340之間，并且緩沖芯片200可以電耦接到控制器100和第一至第四存儲芯片310至340。緩沖芯片200可以向第一至第四存儲芯片310至340傳送從控制器100提供的所述多個控制信號CTRL和數(shù)據(jù)DATA，并將從第一至第四存儲芯片310至340輸出的數(shù)據(jù)DATA傳送到控制器100。在一個實施例中，緩沖芯片200可以電耦接在控制器100和第一至第四存儲芯片310至340之間。

第一至第四存儲芯片310至340可以執(zhí)行對應于通過緩沖芯片200從控制器100傳送的所述多個控制信號CTRL的操作，并且可以執(zhí)行將數(shù)據(jù)DATA儲存于其中的操作以及從其中輸出儲存的數(shù)據(jù)的操作。

根據(jù)一實施例的半導體系統(tǒng)可以包括緩沖芯片200。緩沖芯片200可以被配置成將從第一至第四存儲芯片310至340輸出的數(shù)據(jù)傳送到控制器100，或將從第一至第四存儲芯片310至340中的一個輸出的數(shù)據(jù)傳送到其它存儲芯片。緩沖芯片200可以被配置成對從第一至第四存儲芯片輸出的數(shù)據(jù)執(zhí)行邏輯運算并將邏輯運算結果傳送到控制器100或存儲芯片310至340中的一個。邏輯運算可以包括，例如但非局限于，對數(shù)據(jù)的如加法、減法、乘法和除法等的運算。

圖2示出根據(jù)一實施例的半導體系統(tǒng)的緩沖芯片200和存儲芯片310至340的配置 的一個示例代表。

緩沖芯片200可以電耦接到第一至第四存儲芯片310至340。例如，緩沖芯片200可以電耦接到第一存儲芯片310的第一芯片數(shù)據(jù)輸入/輸出(I/O)端子CH1DQ、第二存儲芯片320的第二芯片數(shù)據(jù)I/O端子CH2DQ、第三存儲芯片330的第三芯片數(shù)據(jù)I/O端子CH3DQ和第四存儲芯片340的第四芯片數(shù)據(jù)I/O端子CH4DQ。在本示例中，第一存儲芯片310可以通過第一芯片數(shù)據(jù)I/O端子CH1DQ輸入和輸出數(shù)據(jù)。第二存儲芯片320可以通過第二芯片數(shù)據(jù)I/O端子CH2DQ輸入和輸出數(shù)據(jù)。第三存儲芯片330可以通過第三芯片數(shù)據(jù)I/O端子CH3DQ輸入和輸出數(shù)據(jù)。第四存儲芯片340可以通過第四芯片數(shù)據(jù)I/O端子CH4DQ輸入和輸出數(shù)據(jù)。

參照圖2，緩沖芯片200可以包括第一和第二運算控制器211和212、第一至第四I/O控制器221、222、223和224以及第一和第二信道數(shù)據(jù)傳送電路231和232。

響應于第一和第二芯片讀取信號RD1和RD2、第一和第二芯片寫入信號WR1和WR2以及運算讀取信號OP_read，第一運算控制器211可以將從第一存儲芯片310接收的數(shù)據(jù)和從第二存儲芯片320接收的數(shù)據(jù)輸出為第一芯片備用數(shù)據(jù)CH1_dp和第二芯片備用數(shù)據(jù)CH2_dp，或者可以對從第一存儲芯片310接收的數(shù)據(jù)和從第二存儲芯片320接收的數(shù)據(jù)執(zhí)行邏輯運算并輸出邏輯運算結果作為第一芯片備用數(shù)據(jù)CH1_dp和第二芯片備用數(shù)據(jù)CH2_dp。響應于第一和第二芯片讀取信號RD1和RD2、第一和第二芯片寫入信號WR1和WR2以及運算讀取信號OP_read，第一運算控制器211可以向第一和第二存儲芯片310和320輸出從第一和第二I/O控制器221和222輸入的第一芯片備用數(shù)據(jù)CH1_dp和第二芯片備用數(shù)據(jù)CH2_dp。例如，當使能第一和第二芯片讀取信號RD1和RD2時，第一運算控制器211可以輸出從第一存儲芯片310輸出的數(shù)據(jù)和從第二存儲芯片320輸出的數(shù)據(jù)作為第一芯片備用數(shù)據(jù)CH1_dp和第二芯片備用數(shù)據(jù)CH2_dp。當使能第一和第二芯片讀取信號RD1和RD2并使能運算讀取信號OP_read時，第一運算控制器211可以對從第一存儲芯片310輸出的數(shù)據(jù)和從第二存儲芯片320輸出的數(shù)據(jù)執(zhí)行第一邏輯運算并輸出第一邏輯運算結果作為第一芯片備用數(shù)據(jù)CH1_dp，并對從第一存儲芯片310輸出的數(shù)據(jù)和從第二存儲芯片320輸出的數(shù)據(jù)執(zhí)行第二邏輯運算并輸出第二邏輯運算結果作為第二芯片備用數(shù)據(jù)CH2_dp。當使能第一和第二芯片寫入信號WR1和WR2時，第一運算控制器211可以向第一和第二存儲芯片310和320輸出從第一I/O控制器221接收的第一芯片備用數(shù)據(jù)CH1_dp和從第二I/O控制器222接收的第二芯片備用數(shù)據(jù)CH2_dp。

響應于第三和第四芯片讀取信號RD3和RD4、第三和第四芯片寫入信號WR3和WR4以及運算讀取信號OP_read，第二運算控制器212可以輸出從第三存儲芯片330接 收的數(shù)據(jù)和從第四存儲芯片340接收的數(shù)據(jù)作為第三芯片備用數(shù)據(jù)CH3_dp和第四芯片備用數(shù)據(jù)CH4_dp，或者可以對從第三存儲芯片330接收的數(shù)據(jù)和從第四存儲芯片340接收的數(shù)據(jù)執(zhí)行邏輯運算并輸出邏輯運算結果作為第三芯片備用數(shù)據(jù)CH3_dp和第四芯片備用數(shù)據(jù)CH4_dp。響應于第三和第四芯片讀取信號RD3和RD4、第三和第四芯片寫入信號WR3和WR4以及運算讀取信號OP_read，第二運算控制器212可以向第三和第四存儲芯片330和340輸出從第三和第四I/O控制器223和224輸入的第三芯片備用數(shù)據(jù)CH3_dp和第四芯片備用數(shù)據(jù)CH4_dp。例如，當使能第三和第四芯片讀取信號RD3和RD4時，第二運算控制器212可以輸出從第三存儲芯片330輸出的數(shù)據(jù)和從第四存儲芯片340輸出的數(shù)據(jù)作為第三芯片備用數(shù)據(jù)CH3_dp和第四芯片備用數(shù)據(jù)CH4_dp。當使能第三和第四芯片讀取信號RD3和RD4并使能運算讀取信號OP_read時，第二運算控制器212可以對從第三存儲芯片330輸出的數(shù)據(jù)和從第四存儲芯片340輸出的數(shù)據(jù)執(zhí)行第一邏輯運算并輸出第一邏輯運算結果作為第三芯片備用數(shù)據(jù)CH3_dp，并且對從第三存儲芯片330輸出的數(shù)據(jù)和從第四存儲芯片340輸出的數(shù)據(jù)執(zhí)行第二邏輯運算并輸出第二邏輯運算結果作為第四芯片備用數(shù)據(jù)CH4_dp。當使能第三和第四芯片寫入信號WR3和WR4時，第二運算控制器212可以向第三和第四存儲芯片330和340輸出從第三I/O控制器223接收的第三芯片備用數(shù)據(jù)CH3_dp和從第四I/O控制器224接收的第四芯片備用數(shù)據(jù)CH4_dp。

響應于第一芯片讀取信號RD1和第一芯片寫入信號WR1，第一I/O控制器221可以輸出第一芯片數(shù)據(jù)CH1_DATA作為第一芯片備用數(shù)據(jù)CH1_dp或輸出第一芯片備用數(shù)據(jù)CH1_dp作為第一芯片數(shù)據(jù)CH1_數(shù)據(jù)。例如，當使能第一芯片寫入信號WR1時，第一I/O控制器221可以輸出第一芯片數(shù)據(jù)CH1_DATA作為第一芯片備用數(shù)據(jù)CH1_dp。當使能第一芯片讀取信號RD1時，第一I/O控制器221可以輸出第一芯片備用數(shù)據(jù)CH1_dp作為第一芯片數(shù)據(jù)CH1_DATA。在本示例中，第一芯片備用數(shù)據(jù)CH1_dp可以表示在第一運算控制器211和第一I/O控制器221之間交換的數(shù)據(jù)，而第一芯片數(shù)據(jù)CH1_DATA可以表示在第一I/O控制器221和控制器(參看圖1的100)之間交換的數(shù)據(jù)。

響應于第二芯片讀取信號RD2和第二芯片寫入信號WR2，第二I/O控制器222可以輸出第二芯片數(shù)據(jù)CH2_DATA作為第二芯片備用數(shù)據(jù)CH2_dp，或輸出第二芯片備用數(shù)據(jù)CH2_dp作為第二芯片數(shù)據(jù)CH2_DATA。例如，當使能第二芯片寫入信號WR2時，第二I/O控制器222可以輸出第二芯片數(shù)據(jù)CH2_DATA作為第二芯片備用數(shù)據(jù)CH2_dp。當使能第二芯片讀取信號RD2時，第二I/O控制器222可以輸出第二芯片備用數(shù)據(jù)CH2_dp作為第二芯片數(shù)據(jù)CH2_DATA。在本示例中，第二芯片備用數(shù)據(jù)CH2_dp可以表示在第一運算控制器211和第二I/O控制器222之間交換的數(shù)據(jù)，而第二芯片數(shù)據(jù) CH2_DATA可以表示在第二I/O控制器222和控制器100之間交換的數(shù)據(jù)。

響應于第三芯片讀取信號RD3和第三芯片寫入信號WR3，第三I/O控制器223可以輸出第三芯片數(shù)據(jù)CH3_DATA作為第三芯片備用數(shù)據(jù)CH3_dp，或輸出第三芯片備用數(shù)據(jù)CH3_dp作為第三芯片數(shù)據(jù)CH3_DATA。例如，當使能第三芯片寫入信號WR3時，第三I/O控制器223可以輸出第三芯片數(shù)據(jù)CH3_DATA作為第三芯片備用數(shù)據(jù)CH3_dp。當使能第三芯片讀取信號RD3時，第三I/O控制器223可以輸出第三芯片備用數(shù)據(jù)CH3_dp作為第三芯片數(shù)據(jù)CH3_DATA。在本示例中，第三芯片備用數(shù)據(jù)CH3_dp可以表示在第二運算控制器212和第三I/O控制器223之間交換的數(shù)據(jù)，而第三芯片數(shù)據(jù)CH3_DATA可以表示在第三I/O控制器223和控制器100之間交換的數(shù)據(jù)。

響應于第四芯片讀取信號RD4和第四芯片寫入信號WR4，第四I/O控制器224可以輸出第四芯片數(shù)據(jù)CH4_DATA作為第四芯片備用數(shù)據(jù)CH4_dp，或輸出第四芯片備用數(shù)據(jù)CH4_dp作為第四芯片數(shù)據(jù)CH4_DATA。例如，當使能第四芯片寫入信號WR4時，第四I/O控制器224可以輸出第四芯片數(shù)據(jù)CH4_DATA作為第四芯片備用數(shù)據(jù)CH4_dp。當使能第四芯片讀取信號RD4時，第四I/O控制器224可以輸出第四芯片備用數(shù)據(jù)CH4_dp作為第四芯片數(shù)據(jù)CH4_DATA。在本示例中，第四芯片備用數(shù)據(jù)CH4_dp可以表示在第二運算控制器212和第四I/O控制器224之間交換的數(shù)據(jù)，而第四芯片數(shù)據(jù)CH4_DATA可以表示在第四I/O控制器224和控制器100之間交換的數(shù)據(jù)。

響應于第一和第三芯片傳送信號TRANS1和TRANS3，第一信道數(shù)據(jù)傳送電路231可以輸出第一芯片備用數(shù)據(jù)CH1_dp作為第三芯片備用數(shù)據(jù)CH3_dp，或輸出第三芯片備用數(shù)據(jù)CH3_dp作為第一芯片備用數(shù)據(jù)CH1_dp。例如，當使能第一芯片傳送信號TRANS1時，第一信道數(shù)據(jù)傳送電路231可以向第二運算控制器212和第三I/O控制器223傳送第一芯片備用數(shù)據(jù)CH1_dp作為第三芯片備用數(shù)據(jù)CH3_dp。當使能第三芯片傳送信號TRANS3時，第一信道數(shù)據(jù)傳送電路231可以向第一運算控制器211和第一I/O控制器221傳送第三芯片備用數(shù)據(jù)CH3_dp作為第一芯片備用數(shù)據(jù)CH1_dp。

響應于第二和第四芯片傳送信號TRANS2和TRANS4，第二信道數(shù)據(jù)傳送電路232可以輸出第二芯片備用數(shù)據(jù)CH2_dp作為第四芯片備用數(shù)據(jù)CH4_dp或輸出第四芯片備用數(shù)據(jù)CH4_dp作為第二芯片備用數(shù)據(jù)CH2_dp。例如，當使能第二芯片傳送信號TRANS2時，第二信道數(shù)據(jù)傳送電路232可以向第二運算控制器212和第四I/O控制器224傳送第二芯片備用數(shù)據(jù)CH2_dp作為第四芯片備用數(shù)據(jù)CH4_dp。當使能第四芯片傳送信號TRANS4時，第二信道數(shù)據(jù)傳送電路232可以向第一運算控制器211和第二I/O控制器222傳送第四芯片備用數(shù)據(jù)CH4_dp作為第二芯片備用數(shù)據(jù)CH2_dp。

參照圖3，第一運算控制器211可以包括第一至第四驅動器DR1、DR2、DR3和DR4、第一和第二復用器MUX1和MUX2、第一邏輯運算元件XOR和第二邏輯運算元件AND。

當使能第一芯片寫入信號WR1時，第一驅動器DR1可以被激活并向第一存儲芯片310的第一芯片數(shù)據(jù)I/O端子CH1DQ輸出第一芯片備用數(shù)據(jù)CH1_dp。

當使能第二芯片寫入信號WR2時，第二驅動器DR1可以被激活并向第二存儲芯片320的第二芯片數(shù)據(jù)I/O端子CH2DQ輸出第二芯片備用數(shù)據(jù)CH2_dp。

第一邏輯運算元件XOR可以對從第一芯片數(shù)據(jù)I/O端子CH1DQ輸出的數(shù)據(jù)和從第二芯片數(shù)據(jù)I/O端子CH2DQ輸出的數(shù)據(jù)執(zhí)行第一邏輯運算并輸出第一邏輯運算結果。例如，第一邏輯運算元件XOR可以包括“異或”(XOR)門。當從第一芯片數(shù)據(jù)I/O端子CH1DQ輸出的數(shù)據(jù)與從第二芯片數(shù)據(jù)I/O端子CH2DQ輸出的數(shù)據(jù)相同時，第一邏輯運算元件XOR可以輸出低電平的輸出信號，而當從第一芯片數(shù)據(jù)I/O端子CH1DQ輸出的數(shù)據(jù)不同于從第二芯片數(shù)據(jù)I/O端子CH2DQ輸出的數(shù)據(jù)時，其輸出高電平的輸出信號。

第二邏輯運算元件AND可以對從第一芯片數(shù)據(jù)I/O端子CH1DQ輸出的數(shù)據(jù)和從第二芯片數(shù)據(jù)I/O端子CH2DQ輸出的數(shù)據(jù)執(zhí)行第二邏輯運算并輸出第二邏輯運算結果。例如，第二邏輯運算元件AND可以包括“與”門。當從第一芯片數(shù)據(jù)I/O端子CH1DQ輸出的數(shù)據(jù)和從第二芯片數(shù)據(jù)I/O端子CH2DQ輸出的數(shù)據(jù)處于高電平時，第二邏輯運算元件AND可以輸出高電平的輸出信號，而當從第一芯片數(shù)據(jù)I/O端子CH1DQ輸出的數(shù)據(jù)和從第二芯片數(shù)據(jù)I/O端子CH2DQ輸出的數(shù)據(jù)中的任一種處于低電平時，其輸出低電平的輸出信號。

響應于運算讀取信號OP_read，第一復用器MUX1可以輸出第一邏輯運算元件XOR的輸出信號和第一芯片數(shù)據(jù)I/O端子CH1DQ的輸出信號中的一種。例如，當使能運算讀取信號OP_read時，第一復用器MUX1可以輸出第一邏輯運算元件XOR的輸出信號作為輸出信號。當禁止運算讀取信號OP_read時，第一復用器MUX1可以輸出從第一芯片數(shù)據(jù)I/O端子CH1DQ輸出的信號作為輸出信號。

響應于運算讀取信號OP_read，第二復用器MUX2可以輸出第二邏輯運算元件AND的輸出信號和第二芯片數(shù)據(jù)I/O端子CH2DQ的輸出信號中的一種。例如，當使能運算讀取信號OP_read時，第二復用器MUX2可以輸出第二邏輯運算元件AND的輸出信號作為輸出信號。當禁止運算讀取信號OP_read時，第二復用器MUX2可以輸出從第二芯片數(shù)據(jù)I/O端子CH2DQ輸出的信號作為輸出信號。

當使能第一芯片讀取信號DR1時，第三驅動器DR3可以被激活并輸出第一復用器MUX1的輸出信號作為第一芯片備用數(shù)據(jù)CH1_dp。

當使能第二芯片讀取信號DR2時，第四驅動器DR4可以被激活并輸出第二復用器MUX2的輸出信號作為第二芯片備用數(shù)據(jù)CH2_dp。

在第一存儲芯片310的寫入操作中，即，當使能第一芯片寫入信號WR1時，根據(jù)一實施例的具有上述配置的第一運算控制器211可以通過第一驅動器DR1向第一芯片數(shù)據(jù)I/O端子CH1DQ提供第一芯片備用數(shù)據(jù)CH1_dp，并且第一存儲芯片310可以通過第一芯片數(shù)據(jù)I/O端子CH1DQ接收第一芯片備用數(shù)據(jù)CH1_dp作為數(shù)據(jù)。在第二存儲芯片320的寫入操作中，即，當使能第二芯片寫入信號WR2時，第一運算控制器211可以通過第二驅動器DR2向第二芯片數(shù)據(jù)I/O端子CH2DQ提供第二芯片備用數(shù)據(jù)CH2_dp，并且第二存儲芯片320可以通過第二芯片數(shù)據(jù)I/O端子CH2DQ接收第二芯片備用數(shù)據(jù)CH2_dp作為數(shù)據(jù)。在第一存儲芯片310的讀取操作中，即，當使能第一芯片讀取信號RD1并禁止運算讀取信號OP_read時，第一運算控制器211可以輸出從第一存儲芯片310的第一芯片數(shù)據(jù)I/O端子CH1DQ輸出的數(shù)據(jù)作為第一芯片備用數(shù)據(jù)CH1_dp。在第二存儲芯片320的讀取操作中，即，當使能第二芯片讀取信號RD2并禁止運算讀取信號OP_read時，第一運算控制器211可以輸出從第二存儲芯片320的第二芯片數(shù)據(jù)I/O端子CH2DQ輸出的數(shù)據(jù)作為第二芯片備用數(shù)據(jù)CH2_dp。在運算讀取操作中，即，當使能第一和第二芯片讀取信號RD1和RD2并使能運算讀取信號OP_read時，第一運算控制器211可以對從第一存儲器310的第一芯片數(shù)據(jù)I/O端子CH1DQ輸出的數(shù)據(jù)和從第二存儲芯片320的第二芯片數(shù)據(jù)I/O端子CH2DQ輸出的數(shù)據(jù)執(zhí)行第一和第二邏輯運算，并且可以輸出第一邏輯運算結果作為第一芯片備用數(shù)據(jù)CH1_dp以及輸出第二邏輯運算結果作為第二芯片備用數(shù)據(jù)CH2_dp。

第二運算控制器212與第一運算控制器211的不同之處在于，其輸入和輸出信號不同于第一運算控制器211的輸入和輸出信號，但是第二運算控制器212的配置和操作可以與第一運算控制器211的配置和操作相同。因此，將省略對第二運算控制器212的配置的描述，且下文將描述第二運算控制器212的操作。

在第三存儲芯片330的寫入操作中，即，當使能第三芯片寫入信號WR3時，第二運算控制器212可以向第三芯片數(shù)據(jù)I/O端子CH3DQ提供第三芯片備用數(shù)據(jù)CH3_dp，并且第三存儲芯片330可以通過第三芯片數(shù)據(jù)I/O端子CH3DQ接收第三芯片備用數(shù)據(jù)CH3_dp作為數(shù)據(jù)。在第四存儲芯片340的寫入操作中，即，當使能第四芯片寫入信號WR4時，第二運算控制器212可以向第四芯片數(shù)據(jù)I/O端子CH4DQ提供第四芯片備用數(shù)據(jù)CH4_dp，并且第四存儲芯片340可以通過第四芯片數(shù)據(jù)I/O端子CH4DQ接收第 四芯片備用數(shù)據(jù)CH4_dp作為數(shù)據(jù)。在第三存儲芯片330的讀取操作中，即，當使能第三芯片讀取信號RD3并禁止運算讀取信號OP_read時，第二運算控制器212可以輸出從第三存儲芯片330的第三芯片數(shù)據(jù)I/O端子CH3DQ輸出的數(shù)據(jù)作為第三芯片備用數(shù)據(jù)CH3_dp。在第四存儲芯片340的讀取操作中，即，當使能第四芯片讀取信號RD4并禁止運算讀取信號OP_read時，第二運算控制器212可以輸出從第四存儲芯片340的第四芯片數(shù)據(jù)I/O端子CH4DQ輸出的數(shù)據(jù)作為第四芯片備用數(shù)據(jù)CH4_dp。在運算讀取操作中，即，當使能第三和第四芯片讀取信號RD3和RD4并使能運算讀取信號OP_read時，第二運算控制器212可以對從第三存儲芯片330的第三芯片數(shù)據(jù)I/O端子CH3DQ輸出的數(shù)據(jù)和從第四存儲芯片340的第四芯片數(shù)據(jù)I/O端子CH4DQ輸出的數(shù)據(jù)執(zhí)行第一和第二邏輯運算，并且可以輸出第一邏輯運算結果作為第三芯片備用數(shù)據(jù)CH3_dp并輸出第二邏輯運算結果作為第四芯片備用數(shù)據(jù)CH4_dp。

參照圖4，第一I/O控制器221可以包括第五驅動器DR5和第六驅動器DR6。

當使能第一芯片讀取信號RD1時，第五驅動器DR5可以被激活并輸出第一芯片備用數(shù)據(jù)CH1_dp作為第一芯片數(shù)據(jù)CH1_DATA。

當使能第一芯片寫入信號WR1時，第六驅動器DR6可以被激活并輸出第一芯片數(shù)據(jù)CH1_DATA作為第一芯片備用數(shù)據(jù)CH1_dp。

第二至第四I/O控制器222至224與第一I/O控制器221的不同之處在于，其輸入和輸出信號不同于第一I/O控制器221的輸入和輸出信號，但是第二至第四I/O控制器222至224的配置可以與第一I/O控制器221的配置相同。

參照圖5，第一信道數(shù)據(jù)傳送電路231可以包括第七驅動器DR7和第八驅動器DR8。

當使能第一芯片傳送信號TRANS1時，第七驅動器DR7可以被激活并輸出第一芯片備用數(shù)據(jù)CH1_dp作為第三芯片備用數(shù)據(jù)CH3_dp。

當使能第三芯片傳送信號TRANS3時，第八驅動器DR8可以被激活并輸出第三芯片備用數(shù)據(jù)CH3_dp作為第一芯片備用數(shù)據(jù)CH1_dp。

第二信道數(shù)據(jù)傳送電路232與第一信道數(shù)據(jù)傳送電路231的不同之處在于，其輸入和輸出信號不同于第一信道數(shù)據(jù)傳送電路231的輸入和輸出信號，但是第二信道數(shù)據(jù)傳送電路232的配置可以與第一信道數(shù)據(jù)傳送電路231的配置相同。

下文將描述根據(jù)一實施例的具有上述配置的半導體系統(tǒng)的操作。

將描述通過緩沖芯片200向控制器100輸出從第一存儲芯片310輸出的數(shù)據(jù)作為第一芯片數(shù)據(jù)CH1_DATA的操作。

第一存儲芯片310可以通過第一芯片數(shù)據(jù)I/O端子CH1DQ輸出數(shù)據(jù)，并且可以向緩沖芯片200的第一運算控制器211輸入從第一存儲芯片310輸出的數(shù)據(jù)。

在使能第一芯片讀取信號RD1并禁止運算讀取信號OP_read的狀態(tài)下，第一運算控制器211可以輸出從第一芯片數(shù)據(jù)I/O端子CH1DQ輸入的數(shù)據(jù)作為第一芯片備用數(shù)據(jù)CH1_dp。

當使能第一芯片讀取信號RD1時，第一I/O控制器221可以向控制器100提供第一芯片備用數(shù)據(jù)CH1_dp作為第一芯片數(shù)據(jù)CH1_DATA。

將描述通過緩沖芯片200向控制器100輸出從第二存儲芯片320輸出的數(shù)據(jù)作為第二芯片數(shù)據(jù)CH2_DATA的操作。

第二存儲芯片320可以通過第二芯片數(shù)據(jù)I/O端子CH2DQ輸出數(shù)據(jù)，并且可以向緩沖芯片200的第一運算控制器211輸入從第二存儲芯片320輸出的數(shù)據(jù)。

在使能第二芯片讀取信號RD2并禁止運算讀取信號OP_read的狀態(tài)下，第一運算控制器211可以輸出從第二芯片數(shù)據(jù)I/O端子CH2DQ輸入的數(shù)據(jù)作為第二芯片備用數(shù)據(jù)CH2_dp。

當使能第二芯片讀取信號RD2時，第二I/O控制器222可以向控制器100提供第二芯片備用數(shù)據(jù)CH2_dp作為第二芯片數(shù)據(jù)CH2_DATA。

將描述通過緩沖芯片200向控制器100輸出從第三存儲芯片330輸出的數(shù)據(jù)作為第三芯片數(shù)據(jù)CH3_DATA的操作。

第三存儲芯片330可以通過第三芯片數(shù)據(jù)I/O端子CH3DQ輸出數(shù)據(jù)，并且可以向緩沖芯片200的第二運算控制器212輸入從第三存儲芯片330輸出的數(shù)據(jù)。

在使能第三芯片讀取信號RD3并禁止運算讀取信號OP_read的狀態(tài)下，第二運算控制器212可以輸出從第三芯片數(shù)據(jù)I/O端子CH3DQ輸入的數(shù)據(jù)作為第三芯片備用數(shù)據(jù)CH3_dp。

當使能第三芯片讀取信號RD3時，第三I/O控制器223可以向控制器100提供第三芯片備用數(shù)據(jù)CH3_dp作為第三芯片數(shù)據(jù)CH3_DATA。

將描述通過緩沖芯片200向控制器100輸出從第四存儲芯片340輸出的數(shù)據(jù)作為第四芯片數(shù)據(jù)CH4_DATA的操作。

第四存儲芯片340可以通過第四芯片數(shù)據(jù)I/O端子CH4DQ輸出數(shù)據(jù)，并且可以向緩沖芯片200的第二運算控制器212輸入從第四存儲芯片340輸出的數(shù)據(jù)。

在使能第四芯片讀取信號RD4并禁止運算讀取信號OP_read的狀態(tài)下，第二運算控制器212可以輸出從第四芯片數(shù)據(jù)I/O端子CH4DQ輸入的數(shù)據(jù)作為第四芯片備用數(shù)據(jù)CH4_dp。

當使能第四芯片讀取信號RD4時，第四I/O控制器224可以向控制器100提供第四芯片備用數(shù)據(jù)CH4_dp作為第四芯片數(shù)據(jù)CH4_DATA。

將描述向控制器100或第三和第四存儲芯片330和340傳送對從第一存儲芯片310輸出的數(shù)據(jù)和從第二存儲芯片320輸出的數(shù)據(jù)的邏輯運算結果的操作。

通過第一芯片數(shù)據(jù)I/O端子CH1DQ從第一存儲芯片310輸出的數(shù)據(jù)以及通過第二芯片數(shù)據(jù)I/O端子CH2DQ從第二存儲芯片320輸出的數(shù)據(jù)可以被輸入至緩沖芯片200的第一運算控制器211。

當在使能第一和第二芯片讀取信號RD1和RD2的狀態(tài)下使能運算讀取信號OP_read時，第一運算控制器211可以對從第一芯片數(shù)據(jù)I/O端子CH1DQ輸入的數(shù)據(jù)和從第二芯片數(shù)據(jù)I/O端子CH2DQ輸入的數(shù)據(jù)執(zhí)行第一邏輯運算并輸出第一邏輯運算結果作為第一芯片備用數(shù)據(jù)CH1_dp，以及第一運算控制器211可以對從第一芯片數(shù)據(jù)I/O端子CH1DQ輸入的數(shù)據(jù)和從第二芯片數(shù)據(jù)I/O端子CH2DQ輸入的數(shù)據(jù)執(zhí)行第二邏輯運算并輸出第二邏輯運算結果作為第二芯片備用數(shù)據(jù)CH2_dp。

可以通過第一和第二I/O控制器221和222向控制器100提供包括第一邏輯運算結果的第一芯片備用數(shù)據(jù)CH1_dp和包括第二邏輯運算結果的第二芯片備用數(shù)據(jù)CH2_dp。

可以通過第一和第二信道數(shù)據(jù)傳送電路231和232向第三和第四存儲芯片330和340提供包括第一邏輯運算結果的第一芯片備用數(shù)據(jù)CH1_dp和包括第二邏輯運算結果的第二芯片備用數(shù)據(jù)CH2_dp。

當使能第一芯片傳送信號TRANS1時，第一信道數(shù)據(jù)傳送電路231可以輸出第一芯片備用數(shù)據(jù)CH1_dp作為第三芯片備用數(shù)據(jù)CH3_dp。

當使能第二芯片傳送信號TRANS2時，第二信道數(shù)據(jù)傳送電路232可以輸出第二芯 片備用數(shù)據(jù)CH2_dp作為第四芯片備用數(shù)據(jù)CH4_dp。

接收使能的第三和第四寫入信號WR3和WR4的第二運算控制器212可以向第三存儲芯片330提供第三芯片備用數(shù)據(jù)CH3_dp并向第四存儲芯片340提供第四芯片備用數(shù)據(jù)CH4_dp。

因而，對從第一存儲芯片310輸出的數(shù)據(jù)和從第二存儲芯片320輸出的數(shù)據(jù)的邏輯運算結果可以被提供至第三和第四存儲芯片330和340，并儲存在第三和第四存儲芯片330和340中。

將描述向控制器100或第一和第二存儲芯片310和320傳送對從第三存儲芯片330輸出的數(shù)據(jù)和從第四存儲芯片340輸出的數(shù)據(jù)的邏輯運算結果的操作。

可以向緩沖芯片200的第二運算控制器212輸入通過第三芯片數(shù)據(jù)I/O端子CH3DQ從第三存儲芯片330輸出的數(shù)據(jù)和通過第四芯片數(shù)據(jù)I/O端子CH4DQ從第四存儲芯片340輸出的數(shù)據(jù)。

當在使能第三和第四芯片讀取信號RD3和RD4的狀態(tài)下使能運算讀取信號OP_read時，第二運算控制器212可以對從第三芯片數(shù)據(jù)I/O端子CH3DQ輸入的數(shù)據(jù)和從第四芯片數(shù)據(jù)I/O端子CH4DQ輸入的數(shù)據(jù)執(zhí)行第一邏輯運算并輸出第一邏輯運算結果作為第三芯片備用數(shù)據(jù)CH3_dp，以及第二運算控制器212可以對從第三芯片數(shù)據(jù)I/O端子CH3DQ輸入的數(shù)據(jù)和從第四芯片數(shù)據(jù)I/O端子CH4DQ輸入的數(shù)據(jù)執(zhí)行第二邏輯運算并輸出第二邏輯運算結果作為第四芯片備用數(shù)據(jù)CH4_dp。

可以通過第三和第四I/O控制器223和224向控制器100提供包括第一邏輯運算結果的第三芯片備用數(shù)據(jù)CH3_dp和包括第二邏輯運算結果的第四芯片備用數(shù)據(jù)CH4_dp。

可以通過第一和第二信道數(shù)據(jù)傳送電路231和232向第一和第二存儲芯片310和320提供包括第一邏輯運算結果的第三芯片備用數(shù)據(jù)CH3_dp和包括第二邏輯運算結果的第四芯片備用數(shù)據(jù)CH4_dp。

當使能第三芯片傳送信號TRANS3時，第一信道數(shù)據(jù)傳送電路231可以輸出第三芯片備用數(shù)據(jù)CH3_dp作為第一芯片備用數(shù)據(jù)CH1_dp。

當使能第四芯片傳送信號TRANS4時，第二信道數(shù)據(jù)傳送電路232可以輸出第四芯片備用數(shù)據(jù)CH4_dp作為第二芯片備用數(shù)據(jù)CH2_dp。

接收使能的第一和第二寫入信號WR1和WR2的第一運算控制器211可以向第一存 儲芯片310提供第一芯片備用數(shù)據(jù)CH1_dp并向第二存儲芯片320提供第二芯片備用數(shù)據(jù)CH2_dp。

因而，對從第三存儲芯片330輸出的數(shù)據(jù)和從第四存儲芯片340輸出的數(shù)據(jù)的邏輯運算結果可以被提供至第一和第二存儲芯片310和320，并儲存在第一和第二存儲芯片310和320中。

將描述向第一至第四存儲芯片310至340提供第一至第四芯片數(shù)據(jù)CH1_DATA、CH2_DATA、CH3_DATA和CH4_DATA的操作。

可以從控制器100向緩沖芯片200提供第一至第四芯片數(shù)據(jù)CH1_DATA、CH2_DATA、CH3_DATA和CH4_DATA。

響應于使能的第一至第四芯片寫入信號WR1、WR2、WR3和WR4，第一至第四I/O控制器221至224可以向第一和第二運算控制器211和212提供第一至第四芯片數(shù)據(jù)CH1_DATA、CH2_DATA、CH3_DATA和CH4_DATA作為第一至第四芯片備用數(shù)據(jù)CH1_dp、CH2_dp、CH3_dp和CH4_dp。

接收使能的第一和第二寫入信號WR1和WR2的第一運算控制器211可以向第一存儲芯片310提供第一芯片備用數(shù)據(jù)CH1_dp并向第二存儲芯片320提供第二芯片備用數(shù)據(jù)CH2_dp。

接收使能的第三和第四寫入信號WR3和WR4的第二運算控制器212可以向第三存儲芯片330提供第三芯片備用數(shù)據(jù)CH3_dp并向第四存儲芯片340提供第四芯片備用數(shù)據(jù)CH4_dp。

根據(jù)一實施例的半導體系統(tǒng)可以向存儲芯片提供數(shù)據(jù)塊，或者從存儲芯片向控制器提供數(shù)據(jù)塊，或者可以對從存儲芯片輸出的數(shù)據(jù)塊執(zhí)行邏輯運算并向控制器或除了輸出所述數(shù)據(jù)塊的存儲芯片以外的其它存儲芯片提供邏輯運算結果。

已使用圖2示出的實施例來描述其中向存儲芯片中的每一個提供一個芯片數(shù)據(jù)I/O端子的半導體系統(tǒng)。然而，可以向存儲芯片中的每一個提供多個芯片數(shù)據(jù)I/O端子，并且在緩沖芯片中提供的電路的配置可以根據(jù)所述多個芯片數(shù)據(jù)I/O端子發(fā)生變化。

圖6示出根據(jù)一實施例的一種半導體系統(tǒng)的一個示例代表，其中存儲芯片310、320、330和340中的每一個包括多個芯片數(shù)據(jù)I/O端子。

第一存儲芯片310可以包括多個芯片數(shù)據(jù)I/O端子CH1DQ(1)至CH1DQ(n)。

第二存儲芯片320可以包括多個芯片數(shù)據(jù)I/O端子CH2DQ(1)至CH2DQ(n)。

第三存儲芯片330可以包括多個芯片數(shù)據(jù)I/O端子CH3DQ(1)至CH3DQ(n)。

第四存儲芯片340可以包括多個芯片數(shù)據(jù)I/O端子CH4DQ(1)至CH4DQ(n)。

多個第一運算控制器211-1至211-n，即，第1-1運算控制器211-1至第1-n運算控制器211-n，可以耦接到第一和第二存儲芯片310和320中所包括的所述多個芯片數(shù)據(jù)I/O端子CH1DQ(1)至CH1DQ(n)和CH2DQ(1)至CH2DQ(n)之中對應的芯片數(shù)據(jù)I/O端子。

可以將多個第一I/O控制器221-1至221-n和多個第二I/O控制器222-1至222-n耦接到所述多個第一運算控制器211-1至211-n之中對應的運算控制器。

多個第二運算控制器212-1至212-n，即，第2-1運算控制器212-1至第2-n運算控制器212-n，可以耦接到第三和第四存儲芯片330和340中所包括的所述多個芯片數(shù)據(jù)I/O端子CH3DQ(1)至CH3DQ(n)和CH4DQ(1)至CH4DQ(n)之中對應的芯片數(shù)據(jù)I/O端子。

可以將多個第三I/O控制器223-1至223-n和多個第四I/O控制器224-1至224-n耦接到所述多個第二運算控制器212-1至212-n之中對應的運算控制器。

可以將多個第一信道數(shù)據(jù)傳送電路231-1至231-n和多個第二信道數(shù)據(jù)傳送電路232-1至232-n耦接到所述多個第一運算控制器211-1至211-n和所述多個第二運算控制器212-1至212-n之中對應的運算控制器。

所述多個第一運算控制器211-1至211-n和所述多個第二運算控制器212-1至212-n可以具有與圖2的第一運算控制器211和第二運算控制器212相同的配置，并且可以執(zhí)行與第一運算控制器211和第二運算控制器212相同的操作。所述多個第一I/O控制器221-1至221-n、所述多個第二I/O控制器222-1至222-n、所述多個第三I/O控制器223-1至223-n和所述多個第四I/O控制器224-1至224-n可以具有與圖2的第一I/O控制器221、第二I/O控制器222、第三I/O控制器223和第四I/O控制器224相同的配置，并且可以執(zhí)行與第一I/O控制器221、第二I/O控制器222、第三I/O控制器223和第四I/O控制器224相同的操作。

例如，將參照圖7描述一種根據(jù)圖2示出的實施例的半導體系統(tǒng)的控制方法。

可以從第一和第二存儲芯片310和320輸出數(shù)據(jù)(S01)。

可以確定是否響應于運算讀取信號OP_read而對從第一存儲芯片310輸出的數(shù)據(jù)和從第二存儲芯片320輸出的數(shù)據(jù)執(zhí)行運算(S02)。

當禁止運算讀取信號OP_read(即，否)時，則可以向控制器(參看圖1的100)提供從第一存儲芯片310輸出的數(shù)據(jù)和從第二存儲芯片320輸出的數(shù)據(jù)(S03)。

當使能運算讀取信號OP_read(即，是)時，則可以對從第一存儲芯片310輸出的數(shù)據(jù)和從第二存儲芯片320輸出的數(shù)據(jù)執(zhí)行第一和第二運算(S04)。第一運算可以為圖3所示的“異或”邏輯運算，而第二運算可以為圖3所示的“與”邏輯運算。

可以響應于第一芯片傳送信號TRANS1和第二芯片傳送信號TRANS2而選擇將向其提供第一和第二運算結果的存儲芯片(S05)。

當使能第一芯片傳送信號TRANS1時，可以向第一存儲芯片330第一運算結果(S06)。

當使能第二芯片傳送信號TRANS2時，可以向第四存儲芯片340提供第二運算結果(S07)。參照圖2，第一芯片讀取信號RD1和第一芯片寫入信號WR1可以為在第一存儲芯片310的讀取和寫入操作中通過控制器100控制的信號。第二芯片讀取信號RD2和第二寫入信號WR2可以為在第二存儲芯片320的讀取和寫入操作中通過控制器100控制的信號。第三芯片讀取信號RD3和第三芯片寫入信號WR3可以為在第三存儲芯片330的讀取和寫入操作中通過控制器100控制的信號。第四芯片讀取信號RD4和第四寫入信號WR4可以為在第四存儲芯片340的讀取和寫入操作中通過控制器100控制的信號。

上述實施例是說明性的而非限制性的?？梢源嬖诟鞣N替代和等效實施例。本發(fā)明的實施例非局限于本文所描述的實施例。本發(fā)明的實施例亦非局限于任何特定類型的半導體裝置。鑒于本公開，其它添加、刪減或修改是顯而易見的，并且將屬于附加的權利要求的范圍。