專利名稱：一種用于高速通信的數(shù)據(jù)完整性檢測裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及數(shù)據(jù)安全領(lǐng)域，具體涉及一種對內(nèi)存?zhèn)鬏數(shù)臄?shù)據(jù)進(jìn)行優(yōu)化選擇從而保證接收數(shù)據(jù)的完整性的檢測裝置。
背景技術(shù)：
核安全級設(shè)備要求保證數(shù)據(jù)的正確完整性，采取的措施一般是數(shù)據(jù)總線校驗(yàn)、數(shù)據(jù)塊校驗(yàn)和存儲器的自檢。其中數(shù)據(jù)總線校驗(yàn)就是增加額外的奇偶校驗(yàn)位或ECC (ErrorCorrecting Code)位；數(shù)據(jù)塊校驗(yàn)就是數(shù)據(jù)按照一定大小的包傳輸,而針對整個包使用CRC(Cyclic Redundancy Check)技術(shù)校驗(yàn)；存儲器自檢就是在存儲器空閑時,先暫存其內(nèi)容，然后寫入特定的值，再讀出，符合預(yù)期標(biāo)0K，否則標(biāo)NG?，F(xiàn)有技術(shù)中一般采用上述三種方法中的一種或幾種來保證數(shù)據(jù)完整性，效果也是不錯的。但是在數(shù)據(jù)快速緩存的場合，如使用SSRAM (同步靜態(tài)存儲器)作高速通信緩存的場合，其缺點(diǎn)也是顯而易見的，因?yàn)镃RC技術(shù)不太適合小數(shù)據(jù)量讀寫，而且CRC過程需要消耗時間來計算，計算過程中還會生成額外的CRC碼，所以空間和時間的開銷在小數(shù)據(jù)傳輸時比例太大。存儲器自檢在快速存取時算法過于復(fù)雜，存儲器自檢采用存儲器空閑時來完成操作，但是在快速存取時存儲器空閑時間少且不規(guī)律，造成自檢困難。

實(shí)用新型內(nèi)容為解決現(xiàn)有技術(shù)中核電站安全級設(shè)備的數(shù)據(jù)在高速通信的緩存應(yīng)用時存在自檢占用時間長且不規(guī)律的問題，本實(shí)用新型提供一種基于SSRAM的數(shù)據(jù)完整性檢測裝置，具體方案如下一種用于高速通信的數(shù)據(jù)完整性檢測裝置，包括存儲控制器，其特征在于，所述存儲控制器連接有三個完全相同的SSRAM存儲器，寫數(shù)據(jù)時，存儲控制器每次向三個SSRAM存儲器的相同地址發(fā)出相同指令，讀數(shù)據(jù)時，存儲控制器同時向三個SSRAM存儲器的相同地址發(fā)送相同的指令。優(yōu)選為所述存儲控制器通過三個獨(dú)立的數(shù)據(jù)信號線與三個SSRAM存儲器連接。優(yōu)選為所述存儲控制器包括三取二優(yōu)選電路和故障檢測電路，其中三個SSRAM存儲器的回讀數(shù)據(jù)經(jīng)過三取二優(yōu)選電路后再通過存儲控制器輸出，所述故障檢測電路用于標(biāo)識三取二優(yōu)選電路的回讀數(shù)據(jù)中相應(yīng)SSRAM存儲器的故障信息。本實(shí)用新型在高速數(shù)據(jù)緩沖場合能夠適用于任何大小的數(shù)據(jù)操作且數(shù)據(jù)不需要分包操作，而且未添加任何校驗(yàn)信息，百分之百有效數(shù)據(jù)讀寫；且不僅可以糾正數(shù)據(jù)傳輸時的實(shí)時錯誤，而且有存儲器自檢功能。此外，由于本裝置不使用類似CRC碼之類的額外增加數(shù)據(jù)量的方法，因此數(shù)據(jù)讀寫不會額外消耗時間。本裝置不利用空閑時間寫特定碼進(jìn)行存儲器自檢，不會造成自檢和正常操作的總線沖突，沒有判斷和等待時間。

圖1本實(shí)用新型的連接示意圖；[0008]圖2本實(shí)用新型的存儲控制器內(nèi)部結(jié)構(gòu)及回讀數(shù)據(jù)示意圖。[0009]附圖中標(biāo)號說明1-存儲控制器、101-三取二優(yōu)選電路、102-故障檢測電路、 2-SSRAM存儲器、3-數(shù)據(jù)總線。
具體實(shí)施方式
[0010]如圖1所示，本實(shí)用新型的用于高速通信的數(shù)據(jù)完整性檢測裝置，包括存儲控制 器I，存儲控制器I連接有三個完全相同的SSRAM存儲器2，寫數(shù)據(jù)時，存儲控制器I每次向 三個SSRAM存儲器2的相同地址發(fā)出相同指令，讀數(shù)據(jù)時，存儲控制器I同時向三個SSRAM 存儲器2的相同地址發(fā)送相同的指令。本實(shí)用新型的裝置使用三個完全相同的SSRAM存儲 器2，實(shí)現(xiàn)了數(shù)據(jù)完整性的保證和存儲器的自檢。三個SSRAM存儲器2受到存儲控制器I完 全相同的操作，其中由存儲控制器I到三個SSRAM存儲器2的地址信號、時鐘信號和讀寫信 號是完全一樣的。為了讀取數(shù)據(jù)實(shí)現(xiàn)三取二優(yōu)選，存儲控制器I必須通過三個獨(dú)立的數(shù)據(jù) 總3線與三個SSRAM存儲器2連接。[0011]如圖2所示，為了提高回讀數(shù)據(jù)的正確性，存儲控制器I包括三取二優(yōu)選電路101 和故障檢測電路102，其中三個SSRAM存儲器2的回讀數(shù)據(jù)經(jīng)過三取二優(yōu)選電路101后再 通過存儲控制器I輸出，故障檢測電路102用于標(biāo)識三取二優(yōu)選電路101的回讀數(shù)據(jù)中相 應(yīng)SSRAM存儲器2的故障信息。在讀操作時，存儲控制器I向三個SSRAM存儲器2同時發(fā) 出相同的地址和指令，這樣在三個數(shù)據(jù)總線3上應(yīng)該返回相同的內(nèi)容。為了避免錯誤，三個 回讀數(shù)據(jù)同時進(jìn)入三取二優(yōu)選電路101 ;如果有一個值不同，三取二優(yōu)選電路會使用三取 二的方式，輸出結(jié)果。本實(shí)用新型采用三取二的原理就是不管何種情況，在只有O和I取值 情況下，三個值當(dāng)中，總有兩個以上值占優(yōu)勢，所以很容易得出優(yōu)選結(jié)果。三取二，這種方法 一個隱含條件就是同時發(fā)生兩個以上的錯誤的概率事件非常小。[0012]本實(shí)用新型的工作過程如下存儲控制器I接收到寫指令和數(shù)據(jù)后，產(chǎn)生正確的 地址和寫信號給所有SSRAM存儲器2，同時把數(shù)據(jù)同時發(fā)送到三個數(shù)據(jù)總線3上，并完成操 作時序。總之，寫操作的目的就是使得三個SSRAM存儲器2在相同的地址有相同的內(nèi)容?；?讀時，三個SSRAM存儲器2的相同地址的相同內(nèi)容分別通過三個數(shù)據(jù)總線3進(jìn)入存儲控制 器I的三取二優(yōu)選電路101中，三取二優(yōu)選電路101在優(yōu)選過程中，同時進(jìn)行SSRAM存儲器 2的自檢。當(dāng)發(fā)生三個數(shù)據(jù)不一致時，故障檢測電路102把故障數(shù)值的來源地址和芯片編號 記錄下來。當(dāng)下一次讀操作時，如果發(fā)生故障的數(shù)值，其位置與上次相同，則可以標(biāo)記該芯 片該地址存儲單元損壞。其中，只有連續(xù)兩次對同一個地址進(jìn)行操作，發(fā)現(xiàn)同一個芯片的存 儲單元損壞，才進(jìn)行標(biāo)識；若緊鄰一次操作結(jié)果無故障，則需要清空上次的故障記錄，這樣 就避免了偶然因素造成的故障。[0013]以上所述僅是本實(shí)用新型的較佳實(shí)施例而已，并非對本實(shí)用新型作任何形式上的 限制，雖然本實(shí)用新型已以較佳實(shí)施例公開上述內(nèi)容，然而并非用以限定本實(shí)用新型，任何 熟悉本專利的技術(shù)人員在不脫離本實(shí)用新型技術(shù)方案范圍內(nèi)，當(dāng)可利用上述提示的技術(shù)內(nèi) 容作出些許更動或修飾為等同變化的等效實(shí)施例，但凡是未脫離本實(shí)用新型技術(shù)方案的內(nèi) 容，依據(jù)本實(shí)用新型的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化與修飾，均仍 屬于本實(shí)用新型方案的范圍內(nèi)。
權(quán)利要求1.一種用于高速通信的數(shù)據(jù)完整性檢測裝置，包括存儲控制器(I)，其特征在于，所述存儲控制器(I)連接有三個完全相同的SSRAM存儲器(2 )，寫數(shù)據(jù)時，存儲控制器(I)每次向三個SSRAM存儲器(2)的相同地址發(fā)出相同指令，讀數(shù)據(jù)時，存儲控制器(I)同時向三個 SSRAM存儲器(2)的相同地址發(fā)送相同的指令。
2.如權(quán)利要求1所述的一種用于高速通信的數(shù)據(jù)完整性檢測裝置，其特征在于，所述存儲控制器(I)通過三個獨(dú)立的數(shù)據(jù)信號線(3 )與三個SSRAM存儲器(2 )連接。
3.如權(quán)利要求2所述的一種用于高速通信的數(shù)據(jù)完整性檢測裝置，其特征在于，所述存儲控制器(I)包括三取二優(yōu)選電路(101)和故障檢測電路(102)，其中三個SSRAM存儲器(2)的回讀數(shù)據(jù)經(jīng)過三取二優(yōu)選電路(101)后再通過存儲控制器(I)輸出，所述故障檢測電路(102)用于標(biāo)識三取二優(yōu)選電路(101)的回讀數(shù)據(jù)中相應(yīng)SSRAM存儲器(2)的故障信息。
專利摘要本實(shí)用新型公開一種用于高速通信的數(shù)據(jù)完整性檢測裝置，包括存儲控制器，所述存儲控制器連接有三個完全相同的SSRAM存儲器，存儲控制器每次向三個SSRAM存儲器的相同地址發(fā)出相同的指令，并在回讀時同時向三個SSRAM存儲器發(fā)出相同的地址和指令。本實(shí)用新型在高速數(shù)據(jù)緩沖場合能夠適用于任何大小的數(shù)據(jù)操作且數(shù)據(jù)不需要分包操作，而且未添加任何校驗(yàn)信息，百分之百有效數(shù)據(jù)讀寫；且不僅可以糾正數(shù)據(jù)傳輸時的實(shí)時錯誤，而且有存儲器自檢功能。此外，由于本裝置不使用類似CRC碼之類的額外增加數(shù)據(jù)量的方法，因此數(shù)據(jù)讀寫不會額外消耗時間。本裝置不利用空閑時間寫特定碼檢測存儲器自檢，不會造成自檢和正常操作的總線沖突，沒有判斷和等待時間。
文檔編號G06F11/07GK202887169SQ201220623940
公開日2013年4月17日 申請日期2012年11月22日 優(yōu)先權(quán)日2012年11月22日
發(fā)明者張勇濤, 馬光強(qiáng), 張磊, 徐曉冬, 金成日, 張春雷 申請人:北京廣利核系統(tǒng)工程有限公司, 中國廣東核電集團(tuán)有限公司