專利名稱：基于fpga的可變波特率串行通訊接口電路的制作方法
技術領域：
本發(fā)明涉及一種通訊接口電路，涉及到通訊技術領域。
背景技術：
導彈模擬器是導彈綜合測試系統(tǒng)實現(xiàn)自檢的被測對象，主要用于模擬導彈的功能，完成中和測試系統(tǒng)自檢的功能，以此驗證測試系統(tǒng)的可靠性及工作正常性。目前我國的導彈模擬器中的彈地通訊，主要是包括三類一類是通過RS-422接口進行主從應答式的同步通訊檢查，導彈模擬器內(nèi)接口電路應與彈上計算機的電路設計相同，來完成導彈模擬器內(nèi)的計算機與測試系統(tǒng)的主控計算機進行通訊；一類是通過RS-422接口進行主從應答式的異步通訊檢查，導彈模擬器內(nèi)接口電路應與彈上計算機的電路設計相同，來完成導彈模擬器內(nèi)的計算機與測試系統(tǒng)的主控計算機進行通訊；一類是PC1、VXI接口來完成模塊之間的通訊。前兩類通訊速率單一，不能實現(xiàn)波特率可變的能力，而PC1、VXI接口實現(xiàn)的通訊模塊，只能通過更改驅(qū)動來實現(xiàn)波特率的改變，不能快速的完成波特率的變化。就目前存在的彈地通訊方式進行歸納和總結(jié)，現(xiàn)有的彈地通訊都存在一定的問題，即不具備可靠性、通用性、自適應性，不能滿足導彈模擬器彈地通訊的快速更改通訊波特率的要求。

發(fā)明內(nèi)容
本發(fā)明為了解決現(xiàn)有的彈地通訊方式中的串行通訊接口電路不能滿足模擬器彈地通訊波特率可變的要求，而提出的基于FPGA的可變波特率串行通訊接口電路。基于FPGA的可變波特率串行通訊接口電路，它包括通訊接口電路組件和嵌入式計算機；所述通訊接口電路組件的PCI總線數(shù)據(jù)輸出輸入端與嵌入式計算機的PCI總線數(shù)據(jù)輸出輸入端相連；所述通訊接口電路組件的RS-422數(shù)據(jù)信號輸入輸出端連接信號轉(zhuǎn)接底板的RS-422數(shù)據(jù)信號輸入輸出端；所述通訊接口電路組件的LVDS數(shù)據(jù)信號輸入輸出端連接信號轉(zhuǎn)接底板的LVDS數(shù)據(jù)信號輸入輸出端；所述通訊接口電路組件采用RS-422電壓平衡數(shù)字接口電路組件；所述通訊接口電路組件包括RS-422通訊接口部件、可編程邏輯器FPGA、驅(qū)動器、LED指示燈和LVDS驅(qū)動裝置；所述RS-422通訊接口部件包括電平轉(zhuǎn)換驅(qū)動芯片、光電耦合器和DC-DC隔離電源；所述電平轉(zhuǎn)換驅(qū)動芯片的第一 RS-422數(shù)據(jù)信號輸入輸出端即為通訊接口電路組件的RS-422數(shù)據(jù)信號輸入輸出端；所述電平轉(zhuǎn)換驅(qū)動芯片的第一 RS-422數(shù)據(jù)信號輸入輸出端與光電I禹合器的第一 RS-422數(shù)據(jù)信號輸入輸出端相連，所述光電耦合器的第二 RS-422數(shù)據(jù)信號輸入輸出端與可編程邏輯器FPGA的RS-422數(shù)據(jù)信號輸入輸出端相連；所述DC-DC隔離電源的兩個供電端分別與電平轉(zhuǎn)換驅(qū)動芯片的受電端和光電耦合器的受電端相連；所述可編程邏輯器FPGA的驅(qū)動控制信號輸出端與驅(qū)動器的驅(qū)動控制信號輸入端相連，所述驅(qū)動器的驅(qū)動信號輸出端與LED指示燈的驅(qū)動信號輸入端相連；所述可編程邏輯器FPGA的LVDS驅(qū)動信號輸出輸入端與LVDS驅(qū)動裝置的第一 LVDS驅(qū)動信號輸出輸入端相連；所述LVDS驅(qū)動裝置的第二 LVDS驅(qū)動信號輸入輸出端即為所述通訊接口電路組件的LVDS數(shù)據(jù)信號輸入輸出端；所述可編程邏輯器FPGA的PCI總線數(shù)據(jù)輸出輸入端即為通訊接口電路組件的PCI總線數(shù)據(jù)輸出輸入端；所述電平轉(zhuǎn)換驅(qū)動芯片采用型號為MAX490的電平轉(zhuǎn)換驅(qū)動芯片；所述光電耦合器采用型號為HCPL2631的光電耦合器；所述嵌入式計算機采用PC104模塊。本發(fā)明所述的通訊電路能夠滿足模擬器彈地通訊波特率可變的串行通訊。能夠適應導彈模擬器模擬導彈上的各個通訊速率的要求，當通訊模塊接收到RS-422發(fā)送的命令后，導彈模擬器中的通訊模塊根據(jù)接收的命令，來更改模擬器的通訊速率，實現(xiàn)通訊波特率的變化，從而完成彈地通訊。


圖1是本發(fā)明所述的通訊接口電路的原理圖；圖2是現(xiàn)有RS-422通訊電路的原理框圖；圖3是可變波特率的串行通訊流程圖；圖4是本發(fā)明所述的可編程邏輯器FPGA1-2的原理框圖；圖5是本發(fā)明所述的通訊接口電路在接收數(shù)據(jù)時的內(nèi)部結(jié)構(gòu)圖；圖6是本發(fā)明所述的通訊接口電路在發(fā)送數(shù)據(jù)時的內(nèi)部結(jié)構(gòu)圖；圖7是本發(fā)明所述的通訊接口電路在實現(xiàn)變波特率串行通訊流程示意圖。
具體實施例方式具體實施方式
一結(jié)合圖1說明本實施方式，本實施方式所述基于FPGA的可變波特率串行通訊接口電路，它包括通訊接口電路組件I和嵌入式計算機2 ;所述通訊接口電路組件I的PCI總線數(shù)據(jù)輸出輸入端與嵌入式計算機2的PCI總線數(shù)據(jù)輸出輸入端相連；所述通訊接口電路組件I的RS-422數(shù)據(jù)信號輸入輸出端連接信號轉(zhuǎn)接底板的RS-422數(shù)據(jù)信號輸入輸出端；所述通訊接口電路組件I的LVDS數(shù)據(jù)信號輸入輸出端連接信號轉(zhuǎn)接底板的LVDS數(shù)據(jù)信號輸入輸出端；所述通訊接口電路組件I采用RS-422電壓平衡數(shù)字接口電路組件；所述通訊接口電路組件I包括RS-422通訊接口部件1-1、可編程邏輯器FPGA1-2、驅(qū)動器1-3、LED指示燈1-4和LVDS驅(qū)動裝置1_5 ;所述RS-422通訊接口部件1_1包括電平轉(zhuǎn)換驅(qū)動芯片1-1-1、光電耦合器1-1-2和DC-DC隔離電源1-1-3 ;所述電平轉(zhuǎn)換驅(qū)動芯片1-1-1的第一 RS-422數(shù)據(jù)信號輸入輸出端即為通訊接口電路組件I的RS-422數(shù)據(jù)信號輸入輸出端；所述電平轉(zhuǎn)換驅(qū)動芯片1-1-1的第一RS-422數(shù)據(jù)信號輸入輸出端與光電f禹合器1-1-2的第一 RS-422數(shù)據(jù)信號輸入輸出端相連,所述光電稱合器1-1-2的第二 RS-422數(shù)據(jù)信號輸入輸出端與可編程邏輯器FPGA1-2的RS-422數(shù)據(jù)信號輸入輸出端相連；所述DC-DC隔離電源1-1-3的兩個供電端分別與電平轉(zhuǎn)換驅(qū)動芯片1-1-1的受電端和光電耦合器1-1-2的受電端相連；所述可編程邏輯器FPGA1-2的驅(qū)動控制信號輸出端與驅(qū)動器1_3的驅(qū)動控制信號輸入端相連，所述驅(qū)動器1-3的驅(qū)動信號輸出端與LED指示燈1-4的驅(qū)動信號輸入端相連；所述可編程邏輯器FPGA1-2的LVDS驅(qū)動信號輸出輸入端與LVDS驅(qū)動裝置1-5的第一 LVDS驅(qū)動信號輸出輸入端相連；所述LVDS驅(qū)動裝置1_5的第二 LVDS驅(qū)動信號輸入輸出端即為所述通訊接口電路組件I的LVDS數(shù)據(jù)信號輸入輸出端；所述可編程邏輯器FPGA1-2的PCI總線數(shù)據(jù)輸出輸入端即為通訊接口電路組件I的PCI總線數(shù)據(jù)輸出輸入端；所述電平轉(zhuǎn)換驅(qū)動芯片1-1-1采用型號為MAX490的電平轉(zhuǎn)換驅(qū)動芯片；所述光電耦合器1-1-2采用型號為HCPL2631的光電耦合器；所述嵌入式計算機2采用盛博科技嵌入式計算機有限公司的SysCentreModule/SuperDXps控制增強版PC104模塊。
具體實施方式
二 結(jié)合圖1說明本實施方式，本實施方式與具體實施方式
一不同點在于它還增加了顯示器3 ;所述顯示器3的顯示信號輸入端與嵌入式計算機2的顯示信號輸出端相連。其它組成和連接方式與具體實施方式
一相同。
具體實施方式
三結(jié)合圖1說明本實施方式，本實施方式與具體實施方式
一或二不同點在于它還增加了 USB接口模塊4 ;所述USB接口模塊4的USB數(shù)據(jù)輸出輸入端與嵌入式計算機2的USB數(shù)據(jù)輸出輸入端相連。其它組成和連接方式與具體實施方式
一或二相同。
具體實施方式
四結(jié)合圖1說明本實施方式，本實施方式與具體實施方式
三不同點在于它還增加了以太網(wǎng)通訊接口 5 ;所述以太網(wǎng)通訊接口 5的以太網(wǎng)通訊數(shù)據(jù)輸出輸入端與嵌入式計算機2的以太網(wǎng)通訊數(shù)據(jù)輸出輸入端相連。其它組成和連接方式與具體實施方式
三相同。
具體實施方式
五結(jié)合圖1說明本實施方式，本實施方式與具體實施方式
四不同點在于它還增加了鍵盤6 ;所述鍵盤6的鍵盤信號輸出端與嵌入式計算機2的鍵盤信號輸入端相連。其它組成和連接方式與具體實施方式
四相同。
具體實施方式
六結(jié)合圖1說明本實施方式，本實施方式與具體實施方式
五不同點在于它還增加了鼠標7 ;所述鼠標7的鼠標信號輸出端與嵌入式計算機2的鼠標信號輸入端相連。其它組成和連接方式與具體實施方式
五相同。
具體實施方式
七結(jié)合圖4說明本實施方式，本實施方式與具體實施方式
六不同點在于所述可編程邏輯器FPGA1-2包括RS-422收發(fā)模塊1_2_1、數(shù)字濾波1_2_2、FIFO存儲器1-2-3、WD5寫寄存器1-2-4、RD5讀寄存器1_2_5、RD6讀寄存器1_2_6和WD6寫寄存器1-2-7 ;所述RS-422收發(fā)模塊1_2_1的濾波數(shù)據(jù)輸入端與數(shù)字濾波1_2_2的濾波數(shù)據(jù)輸出端相連；所述RS-422收發(fā)模塊1-2-1的FIFO存儲數(shù)據(jù)輸出輸入端與FIFO存儲器1_2_3的FIFO存儲數(shù)據(jù)輸出輸入端相連；所述RS-422收發(fā)模塊1_2_1的WD5數(shù)據(jù)輸入端與WD5寫寄存器1-2-4的WD5數(shù)據(jù)輸出端相連；所述RS-422收發(fā)模塊1_2_1的RD5數(shù)據(jù)輸入端與RD5讀寄存器1-2-5的RD5數(shù)據(jù)輸出端相連；所述RS-422收發(fā)模塊1_2_1的RD6數(shù)據(jù)輸入端與RD6讀寄存器1-2-6的RD6數(shù)據(jù)輸出端相連；所述RS-422收發(fā)模塊1_2_1的WD6數(shù)據(jù)輸入端與WD6寫寄存器1-2-7的WD6數(shù)據(jù)輸出端相連。其它組成和連接方式與具體實施方式
六相同。本發(fā)明的工作過程；本申請所述嵌入式計算機2采用DOS操作系統(tǒng)，現(xiàn)有RS-422接口電路原理圖與本申請可變波特率串行通訊流程圖分別為圖2、圖3所示。當測試系統(tǒng)發(fā)送數(shù)據(jù)時，RS-422通訊接口部件1_1經(jīng)過電平轉(zhuǎn)換、光耦隔離，將數(shù)據(jù)送到可編程邏輯器FPGA1-2中，可編程邏輯器FPGA1-2首先要對數(shù)據(jù)進行數(shù)字濾波，同時讀寫寄存器中的RD5讀寄存器“RD5”有效，經(jīng)過濾波后的數(shù)據(jù)，在相應的時鐘與讀信號的作用下，讀取數(shù)據(jù)，并將數(shù)據(jù)存儲到FIFO存儲器1-2-3中。當嵌入式計算機2啟動接收數(shù)據(jù)時，通過PCI總線從可編程邏輯器FPGA1-2中的FIFO存儲器1_2_3中讀取數(shù)據(jù)，并判斷讀取數(shù)據(jù)的結(jié)果，當讀取的數(shù)據(jù)位更改波特率命令時，嵌入式計算機2修改RD6讀寄存器“RD6”數(shù)據(jù)，嵌入式計算機2通過修改寄存器，來改變可編程邏輯器FPGA1-2中TBPR數(shù)據(jù)，TBPR數(shù)據(jù)用來改變分頻倍數(shù)，通過改變接收數(shù)據(jù)時鐘頻率，來更改通訊的波特率，如圖5所示。當嵌入式計算機發(fā)送數(shù)據(jù)時，嵌入式計算機2通過PCI總線將數(shù)據(jù)發(fā)送到可編程邏輯器FPGA1-2中，同時WD6寫寄存器“WD6”有效，WD6寫寄存器數(shù)據(jù)由接收數(shù)據(jù)時，嵌入式計算機2根據(jù)判斷數(shù)據(jù)命令后，更改的寄存器數(shù)據(jù)所決定。當可編程邏輯器FPGA1-2中“WD5”寫寄存器有效后，可編程邏輯器FPGA1-2發(fā)送數(shù)據(jù)，發(fā)送數(shù)據(jù)時鐘由嵌入式計算機2控制的“WD6”寄存器決定，可編程邏輯器FPGA1-2發(fā)送的數(shù)據(jù)通過RS-422通訊接口電路，將數(shù)據(jù)輸出。測試系統(tǒng)進行數(shù)據(jù)接收，并判斷數(shù)據(jù)是否正確，從而完成一次可變波特率串口通訊的接受與發(fā)送的測試，如圖6所示?；贔PGA可變波特率串行通訊測試工作過程如下1、系統(tǒng)上電，軟硬件初始化，嵌入式計算機重新啟動進入初始化狀態(tài)；2、測試系統(tǒng)發(fā)送命令幀在默認狀態(tài)下，測試系統(tǒng)發(fā)送命令，通知模塊進行波特率的選擇；3、嵌入式計算機進行判斷嵌入式計算機進行數(shù)據(jù)的判斷，根據(jù)不同的命令，嵌入式計算機控制相應的寄存器輸出不同的數(shù)值；4、FPGA輸出通過嵌入式計算機更改后的寄存器的數(shù)據(jù)，更改接收、發(fā)送數(shù)據(jù)的時鐘，即波特率；5、RS_422發(fā)送數(shù)據(jù)RS_442根據(jù)更改后的波特率發(fā)送數(shù)據(jù)，用來驗證波特率的可
靠性；6、測試系統(tǒng)接收數(shù)據(jù)測試系統(tǒng)接收到數(shù)據(jù)，并判斷數(shù)據(jù)的是否正確；7、彈地通訊根據(jù)變化后波特率的彈地通訊?；贔PGA可變波特率串行通訊測試流程如圖7所示以上內(nèi)容是結(jié)合具體的優(yōu)選實施方式對本發(fā)明所作的進一步詳細說明，不能認定本發(fā)明的具體實施只局限于這些說明。對于本所屬技術領域的普通技術人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干簡單推演或替換，都應當視為屬于本發(fā)明所提交的權利要求書確定的專利保護范圍。
權利要求
1.基于FPGA的可變波特率串行通訊接口電路，其特征在于它包括通訊接口電路組件(I)和嵌入式計算機(2);所述通訊接口電路組件(I)的PCI總線數(shù)據(jù)輸出輸入端與嵌入式計算機(2)的PCI總線數(shù)據(jù)輸出輸入端相連；所述通訊接口電路組件(I)的RS-422數(shù)據(jù)信號輸入輸出端連接信號轉(zhuǎn)接底板的RS-422數(shù)據(jù)信號輸入輸出端；所述通訊接口電路組件(I)的LVDS數(shù)據(jù)信號輸入輸出端連接信號轉(zhuǎn)接底板的LVDS數(shù)據(jù)信號輸入輸出端；所述通訊接口電路組件(I)采用RS-422電壓平衡數(shù)字接口電路組件；所述通訊接口電路組件(I)包括RS-422通訊接口部件(1-1)、可編程邏輯器FPGA (1-2)、驅(qū)動器(1_3)、LED指示燈(1-4)和LVDS驅(qū)動裝置(1-5);所述RS-422通訊接口部件(1_1)包括電平轉(zhuǎn)換驅(qū)動芯片(1-1-1)、光電耦合器(1-1-2)和DC-DC隔離電源(1-1-3);所述電平轉(zhuǎn)換驅(qū)動芯片(1_1_1)的第一 RS-422數(shù)據(jù)信號輸入輸出端即為通訊接口電路組件(I)的RS-422數(shù)據(jù)信號輸入輸出端；所述電平轉(zhuǎn)換驅(qū)動芯片(1-1-1)的第一 RS-422數(shù)據(jù)信號輸入輸出端與光電f禹合器(1-1-2)的第一 RS-422數(shù)據(jù)信號輸入輸出端相連,所述光電f禹合器(1_1_2)的第二 RS-422數(shù)據(jù)信號輸入輸出端與可編程邏輯器FPGA(l-2)的RS-422數(shù)據(jù)信號輸入輸出端相連；所述DC-DC隔離電源(1-1-3)的兩個供電端分別與電平轉(zhuǎn)換驅(qū)動芯片(1-1-1)的受電端和光電耦合器(1-1-2)的受電端相連；所述可編程邏輯器FPGA(l-2)的驅(qū)動控制信號輸出端與驅(qū)動器(1-3)的驅(qū)動控制信號輸入端相連，所述驅(qū)動器(1-3)的驅(qū)動信號輸出端與LED指示燈(1-4)的驅(qū)動信號輸入端相連；所述可編程邏輯器FPGA(1-2)的LVDS驅(qū)動信號輸出輸入端與LVDS驅(qū)動裝置(1-5)的第一 LVDS驅(qū)動信號輸出輸入端相連；所述LVDS驅(qū)動裝置(1-5)的第二 LVDS驅(qū)動信號輸入輸出端即為所述通訊接口電路組件(I)的LVDS數(shù)據(jù)信號輸入輸出端；所述可編程邏輯器FPGA(1-2)的PCI總線數(shù)據(jù)輸出輸入端即為通訊接口電路組件(I)的PCI總線數(shù)據(jù)輸出輸入端；所述電平轉(zhuǎn)換驅(qū)動芯片(1-1-1)采用型號為MAX490的電平轉(zhuǎn)換驅(qū)動芯片；所述光電耦合器(1-1-2)采用型號為HCPL2631的光電耦合器；所述嵌入式計算機(2)采用PC104模塊。
2.根據(jù)權利要求1所述的基于FPGA的可變波特率串行通訊接口電路，其特征在于它還包括顯示器(3);所述顯示器(3)的顯示信號輸入端與嵌入式計算機(2)的顯示信號輸出端相連。
3.根據(jù)權利要求1或2所述的基于FPGA的可變波特率串行通訊接口電路，其特征在于它還包括USB接口模塊(4);所述USB接口模塊(4)的USB數(shù)據(jù)輸出輸入端與嵌入式計算機(2)的USB數(shù)據(jù)輸出輸入端相連。
4.根據(jù)權利要求3所述的基于FPGA的可變波特率串行通訊接口電路，其特征在于它還包括以太網(wǎng)通訊接口(5);所述以太網(wǎng)通訊接口(5)的以太網(wǎng)通訊數(shù)據(jù)輸出輸入端與嵌入式計算機(2)的以太網(wǎng)通訊數(shù)據(jù)輸出輸入端相連。
5.根據(jù)權利要求4所述的基于FPGA的可變波特率串行通訊接口電路，其特征在于它還包括鍵盤出)；所述鍵盤出)的鍵盤信號輸出端與嵌入式計算機(2)的鍵盤信號輸入端相連。
6.根據(jù)權利要求5所述的基于FPGA的可變波特率串行通訊接口電路，其特征在于它還包括鼠標(7);所述鼠標(7)的鼠標信號輸出端與嵌入式計算機(2)的鼠標信號輸入端相連。
7.根據(jù)權利要求6所述的基于FPGA的可變波特率串行通訊接口電路，其特征在于所述可編程邏輯器FPGA (1-2)包括RS-422收發(fā)模塊(1_2_1)、數(shù)字濾波(1_2_2)、FIFO存儲器(1-2-3)、WD5寫寄存器(1-2-4)、RD5讀寄存器(1-2-5)、RD6讀寄存器(1-2-6)和WD6寫寄存器(1-2-7);所述1 -422收發(fā)模塊(1-2-1)的濾波數(shù)據(jù)輸入端與數(shù)字濾波(1_2_2)的濾波數(shù)據(jù)輸出端相連；所述RS-422收發(fā)模塊(1-2-1)的FIFO存儲數(shù)據(jù)輸出輸入端與FIFO存儲器(1-2-3)的FIFO存儲數(shù)據(jù)輸出輸入端相連；所述RS-422收發(fā)模塊(1_2_1)的WD5數(shù)據(jù)輸入端與WD5寫寄存器(1-2-4)的WD5數(shù)據(jù)輸出端相連；所述RS-422收發(fā)模塊(1_2_1)的RD5數(shù)據(jù)輸入端與RD5讀寄存器(1-2-5)的RD5數(shù)據(jù)輸出端相連；所述RS-422收發(fā)模塊(1-2-1)的RD6數(shù)據(jù)輸入端與RD6讀寄存器(1_2_6)的RD6數(shù)據(jù)輸出端相連；所述RS-422收發(fā)模塊(1-2-1)的WD6數(shù)據(jù)輸入端與WD6寫寄存器(1_2_7)的WD6數(shù)據(jù)輸出端相連 。
全文摘要
基于FPGA的可變波特率串行通訊接口電路，涉及通訊接口電路。它為解決現(xiàn)有的彈地通訊方式中的串行通訊接口電路不能滿足模擬器彈地通訊波特率可變的要求。通訊接口電路組件的PCI總線數(shù)據(jù)輸出輸入端與嵌入式計算機的PCI總線數(shù)據(jù)輸出輸入端相連；通訊接口電路組件的RS-422數(shù)據(jù)信號輸入輸出端連接信號轉(zhuǎn)接底板的RS-422數(shù)據(jù)信號輸入輸出端；通訊接口電路組件的LVDS數(shù)據(jù)信號輸入輸出端連接信號轉(zhuǎn)接底板的LVDS數(shù)據(jù)信號輸入輸出端；通訊接口電路組件采用RS-422電壓平衡數(shù)字接口電路組件；它能夠滿足模擬器彈地通訊波特率可變的串行通訊。
文檔編號G06F13/40GK103019994SQ20121056338
公開日2013年4月3日 申請日期2012年12月21日 優(yōu)先權日2012年12月21日
發(fā)明者彭濤, 邵云峰, 武峰峰, 邱輝, 郭祎, 馬曉東 申請人:北京電子工程總體研究所