無毛刺時鐘切換電路的制作方法
【專利摘要】本發(fā)明公開了一種無毛刺時鐘切換電路，包括：一第一時鐘同步電路，一第二時鐘同步電路，一或門，一異步復(fù)位產(chǎn)生電路；通過在現(xiàn)有的無毛刺時鐘切換電路的基礎(chǔ)上，引入了可以被關(guān)斷的那個輸入時鐘的使能信號，通過這個使能信號以及時鐘選擇信號的切換動作，來異步復(fù)位屬于那兩個可以被關(guān)斷的輸入時鐘時鐘域的D觸發(fā)器。本發(fā)明能保證在兩個輸入時鐘的其中一個運行一段時間后被關(guān)斷的情況下，依舊能夠正常工作；使得輸出時鐘在兩個異步的輸入時鐘間切換，并且沒有毛刺。
【專利說明】無毛刺時鐘切換電路【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種無毛刺時鐘切換電路。
【背景技術(shù)】
[0002]輸出時鐘在兩個異步的輸入時鐘間切換是SOC (片上系統(tǒng))設(shè)計中所經(jīng)常需要實現(xiàn)的功能。而這樣的切換需要特殊處理，不然在切換時，會在輸出時鐘上產(chǎn)生毛刺，從而影響后續(xù)邏輯電路的正常工作。參見圖1，現(xiàn)有的無毛刺時鐘切換電路采用兩個輸入時鐘域和兩路時鐘同步電路，每個時鐘同步電路采用其中一個輸入時鐘域，且每路時鐘同步電路采用兩個串聯(lián)連接的D觸發(fā)器，在時鐘選擇信號SELECT的控制下分別對所述兩個時鐘域進行同步，從而保證了切換時輸出時鐘無毛刺產(chǎn)生。但這種無毛刺時鐘切換電路有一個缺陷，那就是，當輸出時鐘對應(yīng)的那路輸入時鐘在運行過程中被關(guān)斷之后，就無法再切換了。這是由于該電路結(jié)構(gòu)要求切換信號(即時鐘選擇信號SELECT)必須在兩個時鐘域都進行同步，但同步需要輸入時鐘，而此時一路時鐘同步電路的輸入時鐘被關(guān)斷了，所以切換信號無法同步，無毛刺時鐘切換電路也就無法再切換了。
[0003]結(jié)合圖1所示，具體來講，為方便說明，不失一般性地做如下假設(shè):
[0004]1、假設(shè)時鐘選擇信號SELECT為O時，輸出時鐘OUTCLK選擇第一輸入時鐘信號CLKO ;當時鐘選擇信號SELECT為I時，輸出時鐘OUTCLK選擇第二輸入時鐘信號CLKl。
[0005]2、假設(shè)第二輸入時鐘CLKl是可能在運行中被關(guān)斷的那個輸入時鐘。
[0006]則以下情況，現(xiàn)有的無毛刺時鐘切換電路無法正常工作:
[0007]第一步，時鐘選擇信號SELECT設(shè)為1，即輸出時鐘OUTCLK選擇第二輸入時鐘CLKl作為輸出時鐘信號。
[0008]第二步，經(jīng)過一段時間后第二輸入時鐘CLKl被關(guān)斷。
[0009]第三步，時鐘選擇信號SELECT變?yōu)?，即使想要把輸出時鐘OUTCLK切換成第一輸入時鐘CLK0，這時現(xiàn)有的無毛刺時鐘切換電路無法切換成功。
[0010]這是由于第二輸入時鐘CLKl工作一段時間后，該路時鐘同步電路中第二 D觸發(fā)器的QB端(反相輸出端)的信號QB2變?yōu)镺 ;而第二輸入時鐘CLKl停了之后，由于沒有時鐘，該路時鐘同步電路中的兩個D觸發(fā)器的輸出端Q無法從數(shù)據(jù)輸入D采集數(shù)據(jù)信號，所以即使時鐘選擇信號SELECT變?yōu)?，第二 D觸發(fā)器的QB端的信號QB2也無法變成I。結(jié)果就是第一輸入時鐘CLKO所在的時鐘同步電路中第二與門的輸出信號AD2 —直為O,從而使該路時鐘同步電路中第四D觸發(fā)器輸出端Q的輸出信號Q4就一直為0，于是輸出時鐘OUTCLK就一直為O。

【發(fā)明內(nèi)容】

[0011]本發(fā)明要解決的技術(shù)問題是提供一種無毛刺時鐘切換電路，可以使得輸出時鐘在兩個異步的輸入時鐘間切換，并且沒有毛刺。
[0012]為解決上述技術(shù)問題，本發(fā)明的無毛刺時鐘切換電路，包括:[0013]—第一時鐘同步電路,其包括第一與門，第一 D觸發(fā)器,第二 D觸發(fā)器,第三與門；所述第一與門的一輸入端輸入時鐘選擇信號，其輸出端與所述第一 D觸發(fā)器的數(shù)據(jù)輸入端D相連接；所述第一 D觸發(fā)器的輸出端Q與第二 D觸發(fā)器的數(shù)據(jù)輸入端D相連接；所述第二D觸發(fā)器的輸出端Q與第三與門的一輸入端相連接；一第二輸入時鐘信號分別輸入到所述第一 D觸發(fā)器和第二 D觸發(fā)器的時鐘輸入端，以及所述第三與門的另一輸入端；
[0014]一第二時鐘同步電路，其包括第一反相器，第二與門，第三D觸發(fā)器，第四D觸發(fā)器，第四與門；所述時鐘選擇信號經(jīng)第一反相器反相后輸入到所述第二與門的一輸入端，該第二與門的另一輸入端與所述第一時鐘同步電路中的第二D觸發(fā)器的QB端相連接；所述第二與門的輸出端與所述第三D觸發(fā)器的數(shù)據(jù)輸入端D相連接；所述第三D觸發(fā)器的輸出端Q與第四D觸發(fā)器的數(shù)據(jù)輸入端D相連接；第四D觸發(fā)器的反相輸出端QB與所述第一與門的另一輸入端相連接；所述第四D觸發(fā)器的輸出端Q與第四與門的一輸入端相連接；一第一輸入時鐘信號分別輸入到所述第三D觸發(fā)器和第四D觸發(fā)器的時鐘輸入端，以及所述第四與門的另一輸入端；
[0015]—或門，其一輸入端與第三與門的輸出端相連接，另一輸入端與第四與門的輸出端相連接；其輸出為輸出時鐘OUTCLK ;其特征在于，還包括:
[0016]—異步復(fù)位產(chǎn)生電路，其包括:一第五D觸發(fā)器,一第二反相器,一第五與門，一第三反相器，一第六與門，一第六D觸發(fā)器；所述時鐘選擇信號分別輸入到第五D觸發(fā)器的數(shù)據(jù)輸入端D和第二反相器的輸入端；所述第二反相器的輸出端與第五與門的一輸入端相連接，所述第五D觸發(fā)器的輸出端Q與第五與門的另一輸出端相連接；所述第二輸入時鐘信號的使能信號輸入至第三反相器的輸入端，第三反相器的輸出端與第六與門的一輸入端相連接，第五與門的輸出端與第六與門的另一輸入端相連接；第六與門的輸出端與第六D觸發(fā)器的數(shù)據(jù)輸入端D相連接；第一輸入時鐘信號分別輸入到所述第五D觸發(fā)器和第六D觸發(fā)器的時鐘輸入端；第六D觸發(fā)器的輸出端Q分別與第一 D觸發(fā)器的異步復(fù)位端R和第二 D觸發(fā)器的異步復(fù)位端R相連接；第六D觸發(fā)器輸出端Q的輸出信號作為脈沖復(fù)位信號控制第一 D觸發(fā)器和第二 D觸發(fā)器的復(fù)位。
[0017]本發(fā)明是一個異步時鐘切換電路，它可以使得輸出時鐘在兩個異步的輸入時鐘之間切換，并且沒有毛刺。
[0018]本發(fā)明在現(xiàn)有的無毛刺時鐘切換電路的基礎(chǔ)上，引入了可以被關(guān)斷的那個輸入時鐘的使能信號，通過這個使能信號以及時鐘選擇信號的切換動作，來異步復(fù)位屬于那兩個可以被關(guān)斷的輸入時鐘時鐘域的D觸發(fā)器，從而保證了本發(fā)明在兩個輸入時鐘的其中一個運行一段時間后被關(guān)斷的情況下，依舊能夠正常工作。
【專利附圖】

【附圖說明】
[0019]下面結(jié)合附圖與【具體實施方式】對本發(fā)明作進一步詳細的說明:
[0020]圖1是現(xiàn)有的無毛刺時鐘切換電路原理框圖；
[0021]圖2是改進的無毛刺時鐘切換電路原理框圖。
【具體實施方式】
[0022]參見圖2所示,在下面的實施例中所述改進的無毛刺時鐘切換電路是在圖1所示現(xiàn)有的無毛刺時鐘切換電路基礎(chǔ)上增加了一異步復(fù)位產(chǎn)生電路，能使輸出時鐘在兩個異步的輸入時鐘之間進行無毛刺切換，而且，即使在其中一個輸入時鐘運行一段時間后被關(guān)斷，依舊能夠正常工作。其包括:
[0023]第一時鐘同步電路，包括第一與門ANDl，第一 D觸發(fā)器DCFl，第二 D觸發(fā)器DCF2，第三與門AND3 ;所述第一與門ANDl的一輸入端輸入時鐘選擇信號SELECT，其輸出端與所述第一 D觸發(fā)器DCFl的數(shù)據(jù)輸入端D相連接；所述第一 D觸發(fā)器DCFl的輸出端Q與第二 D觸發(fā)器DCF2的數(shù)據(jù)輸入端D相連接。所述第二 D觸發(fā)器DCF2的輸出端Q與第三與門AND3的一輸入端相連接。一第二輸入時鐘信號CLKl分別輸入到所述第一 D觸發(fā)器DCFl和第二D觸發(fā)器DCF2的時鐘輸入端，以及所述第三與門AND3的另一輸入端。
[0024]第二時鐘同步電路，包括第一反相器FM1，第二與門AND2，第三D觸發(fā)器DCF3，第四D觸發(fā)器DCF4，第四與門AND4 ;所述時鐘選擇信號SELECT經(jīng)第一反相器FMl反相后輸入到所述第二與門AND2的一輸入端；該第二與門的另一輸入端與所述第一時鐘同步電路中的第二 D觸發(fā)器的QB端相連接；所述第二與門AND2的輸出端與所述第三D觸發(fā)器DCF3的數(shù)據(jù)輸入端D相連接；所述第三D觸發(fā)器DCFl的輸出端Q與第四D觸發(fā)器DCF4的數(shù)據(jù)輸入端D相連接；第四D觸發(fā)器DCF4的反相輸出端QB與所述第一時鐘同步電路中第一與門ANDl的另一輸入端相連接。所述第四D觸發(fā)器DCF4的輸出端Q與第四與門AND4的一輸入端相連接。一第一輸入時鐘信號CLKO分別輸入到所述第三D觸發(fā)器DCF3和第四D觸發(fā)器DCF4的時鐘輸入端，以及所述第四與門AND4的另一輸入端。
[0025]—或門0R1,其一輸入端與第三與門AND3的輸出端相連接，另一輸入端與第四與門AND4的輸出端相連接；其輸出為輸出時鐘0UTCLK。
[0026]一異步復(fù)位產(chǎn)生電路，包括一邊沿檢測電路和一判斷邏輯電路。
[0027]所述邊沿檢測電路，用于檢測輸入的時鐘選擇信號SELECT從選擇第二輸入時鐘信號CLKl切換到選擇第一輸入時鐘信號CLKO的邊沿。例如，如果時鐘選擇信號SELECT為O，表示輸出時鐘OUTCLK選擇第一輸入時鐘信號CLKO ;如果時鐘選擇信號SELECT為1，表示輸出時鐘OUTCLK選擇第二輸入時鐘信號CLK1，那么該邊沿檢測電路就檢測時鐘選擇信號SELECT從I到O的變換。
[0028]具體包括:一第五D觸發(fā)器DCF5, —第二反相器FM2, —第五與門AND5。所述時鐘選擇信號SELECT分別輸入到第五D觸發(fā)器DCF5的數(shù)據(jù)輸入端D和第二反相器FM2的輸入端。所述第二反相器FM2的輸出端與第五與門AND5的一輸入端相連接，所述第五D觸發(fā)器DCF5的輸出端Q與第五與門AND5的另一輸出端相連接。第一輸入時鐘信號CLKO輸入到所述第五D觸發(fā)器DCF5的時鐘輸入端。
[0029]所述判斷邏輯電路，用于當所述的邊沿檢測電路檢測到時鐘選擇信號SELECT從選擇第二輸入時鐘信號CLKl切換到選擇第一輸入時鐘信號CLKO的邊沿時，判斷輸入的第二輸入時鐘信號CLKl的使能信號CLK1_EN，如果使能信號CLKlEN此時表示的是第二輸入時鐘信號CLKl被關(guān)掉，那么就產(chǎn)生一個脈沖復(fù)位信號Q6。具體包括:一第三反相器FM3，一第六與門AND6，一第六D觸發(fā)器DCF6。
[0030]所述第二輸入時鐘信號CLKl的使能信號CLK1_EN輸入至第三反相器FM3的輸入端，第三反相器FM3的輸出端與第六與門AND6的一輸入端相連接,第五與門AND5的輸出端與第六與門AND6的另一輸入端相連接。第六與門AND6的輸出端與第六D觸發(fā)器DCF6的數(shù)據(jù)輸入端D相連接。第一輸入時鐘信號CLKO輸入到所述第五D觸發(fā)器DCF5和第六D觸發(fā)器DCF6的時鐘輸入端。第六D觸發(fā)器DCF6的輸出端Q分別與第一 D觸發(fā)器DCFl的異步復(fù)位端R和第二 D觸發(fā)器DCF2的異步復(fù)位端R相連接。第六D觸發(fā)器DCF6輸出端Q的輸出信號Q6作為復(fù)位信號控制第一 D觸發(fā)器DCFl和第二 D觸發(fā)器DCF2的復(fù)位。
[0031]同樣，為方便說明，不失一般性地做如下假設(shè):
[0032]1、假設(shè)時鐘選擇信號SELECT為O時，輸出時鐘OUTCLK選擇第一輸入時鐘信號CLK0，而當時鐘選擇信號SELECT為I時，輸出時鐘OUTCLK選擇第二輸入時鐘信號CLK1。
[0033]2、假設(shè)第二輸入時鐘信號CLKl是可能在運行中被關(guān)斷的那個輸入時鐘。
[0034]3、假設(shè)第二輸入時鐘信號CLKl的使能信號CLK1_EN為O時，第二輸入時鐘信號CLKl時鐘被關(guān)斷。
[0035]圖2所示無毛刺時鐘切換電路的工作原理如下:
[0036]引入第二輸入時鐘信號CLKl的使能信號CLK1_EN，在時鐘選擇信號SELECT由I變?yōu)镺時，判斷第二輸入時鐘信號CLKl是否存在，如果不存在就產(chǎn)生一個脈沖復(fù)位信號Q6去復(fù)位現(xiàn)有無毛刺時鐘切換電路中的第一 D觸發(fā)器DCFl和第二 D觸發(fā)器DCF2。只要這兩個D觸發(fā)器的異步復(fù)位端R的信號為0，那么復(fù)位后第二 D觸發(fā)器DCF2的QB端的信號QB就變?yōu)镮 了，從而第二與門AND2的輸出信號AD2，和第四D觸發(fā)器DCF4輸出端Q的輸出信號Q4就都能變?yōu)?，第一輸入時鐘信號CLKO也就能傳到或門ORl的輸出端作為輸出時鐘OUTCLK了。具體的功能實現(xiàn)如下:
[0037]判斷時鐘選擇信號SELECT由I變?yōu)?，這是通過第五D觸發(fā)器DCF5把時鐘選擇信號SELECT存一拍，然后通過第二非門FM2和第五與門AND5來實現(xiàn)；其邏輯就是當上一拍的時鐘選擇信號SELECT為1，當前時刻的時鐘選擇信號SELECT為0，那么第五與門AND5就輸出I。
[0038]在時鐘選擇信號SELECT由I變?yōu)镺時，判斷第二輸入時鐘信號CLKl是否存在，是通過第三非門FM3和第六與門AND6實現(xiàn)的；其邏輯就是，由于第五與門AND5輸出I時表示時鐘選擇信號SELECT由I變?yōu)?，那么此時當使能信號CLK1_EN為O時，就在第六與門AND6的輸出端產(chǎn)生高電平信號。為了防止寄存器異步復(fù)位端(即第一 D觸發(fā)器DCFl和第二 D觸發(fā)器DCF2的R端)的產(chǎn)生毛刺，于是把第六與門AND6的輸出端連接到第六D觸發(fā)器DCF6的數(shù)據(jù)輸入端D,從而把組合電路的輸出信號,變成D觸發(fā)器的輸出。
[0039]最后把第六D觸發(fā)器DCF6的輸出的脈沖復(fù)位信號Q6輸入到第一 D觸發(fā)器DCFl和第二 D觸發(fā)器DCF2的異步復(fù)位端R，并且當脈沖復(fù)位信號Q6為O時進行復(fù)位。
[0040]現(xiàn)有的無毛刺時鐘切換電路當輸出時鐘選擇的那個輸入時鐘在運行一段時間后停止的情況下，會發(fā)生無法切換到另一輸入時鐘的情況。本發(fā)明在現(xiàn)有的無毛刺時鐘切換電路的基礎(chǔ)上，添加了一部分簡單控制邏輯，能使輸出時鐘在兩個異步的輸入時鐘之間進行無毛刺切換，而且，即使在其中一個輸入時鐘運行一段時間后被關(guān)斷，依舊能夠正常工作。
[0041]以上通過【具體實施方式】和實施例對本發(fā)明進行了詳細的說明，但這些并非構(gòu)成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進，這些也應(yīng)視為本發(fā)明的保護范圍。
【權(quán)利要求】
1.一種無毛刺時鐘切換電路，包括: 一第一時鐘同步電路，其包括第一與門，第一 D觸發(fā)器,第二 D觸發(fā)器,第三與門；所述第一與門的一輸入端輸入時鐘選擇信號，其輸出端與所述第一 D觸發(fā)器的數(shù)據(jù)輸入端D相連接；所述第一 D觸發(fā)器的輸出端Q與第二 D觸發(fā)器的數(shù)據(jù)輸入端D相連接；所述第二 D觸發(fā)器的輸出端Q與第三與門的一輸入端相連接；一第二輸入時鐘信號分別輸入到所述第一D觸發(fā)器和第二 D觸發(fā)器的時鐘輸入端，以及所述第三與門的另一輸入端； 一第二時鐘同步電路，其包括第一反相器，第二與門，第三D觸發(fā)器，第四D觸發(fā)器，第四與門；所述時鐘選擇信號經(jīng)第一反相器反相后輸入到所述第二與門的一輸入端，該第二與門的另一輸入端與所述第一時鐘同步電路中的第二D觸發(fā)器的QB端相連接；所述第二與門的輸出端與所述第三D觸發(fā)器的數(shù)據(jù)輸入端D相連接；所述第三D觸發(fā)器的輸出端Q與第四D觸發(fā)器的數(shù)據(jù)輸入端D相連接；第四D觸發(fā)器的反相輸出端QB端與所述第一與門的另一輸入端相連接；所述第四D觸發(fā)器的輸出端Q與第四與門的一輸入端相連接；一第一輸入時鐘信號分別輸入到所述第三D觸發(fā)器和第四D觸發(fā)器的時鐘輸入端，以及所述第四與門的另一輸入端； 一或門，其一輸入端與第三與門的輸出端相連接，另一輸入端與第四與門的輸出端相連接；其輸出為輸出時鐘OUTCLK ;其特征在于，還包括: 一異步復(fù)位產(chǎn)生電路，其包括:一第五D觸發(fā)器,一第二反相器,一第五與門，一第三反相器，一第六與門，一第六D觸發(fā)器；所述時鐘選擇信號分別輸入到第五D觸發(fā)器的數(shù)據(jù)輸入端D和第二反相器的輸入端；所述第二反相器的輸出端與第五與門的一輸入端相連接，所述第五D觸發(fā)器的輸出端Q與第五與門的另一輸出端相連接；所述第二輸入時鐘信號的使能信號輸入至第三反相器的輸入端，第三反相器的輸出端與第六與門的一輸入端相連接，第五與門的輸出端與第六與門的另一輸入端相連接；第六與門的輸出端與第六D觸發(fā)器的數(shù)據(jù)輸入端D相連接；第一輸入時鐘信號分別輸入到所述第五D觸發(fā)器和第六D觸發(fā)器的時鐘輸入端；第六D觸發(fā)器的輸出端Q分別與第一 D觸發(fā)器的異步復(fù)位端R和第二 D觸發(fā)器的異步復(fù)位端R相連接；第六D觸發(fā)器輸出端Q的輸出信號作為脈沖復(fù)位信號控制第一 D觸發(fā)器和第二 D觸發(fā)器的復(fù)位。
2.如權(quán)利要求1所述的無毛刺時鐘切換電路，其特征在于:所述異步復(fù)位產(chǎn)生電路檢測時鐘選擇信號從選擇第二輸入時鐘信號切換到選擇第一輸入時鐘信號的信號跳變邊沿。
3.如權(quán)利要求2所述的無毛刺時鐘切換電路，其特征在于:當檢測到時鐘選擇信號從選擇第二輸入時鐘信號切換到選擇第一輸入時鐘信號的信號跳變邊沿時，如果第二輸入時鐘信號的使能信號此時表示的是第二輸入時鐘信號被關(guān)掉，那么所述異步復(fù)位產(chǎn)生電路就產(chǎn)生一個脈沖復(fù)位信號，對第一時鐘同步電路中的第一 D觸發(fā)器和第二 D觸發(fā)器進行復(fù)位。
【文檔編號】G06F1/08GK103631318SQ201210296881
【公開日】2014年3月12日 申請日期:2012年8月20日 優(yōu)先權(quán)日:2012年8月20日
【發(fā)明者】王吉健 申請人:上海華虹集成電路有限責(zé)任公司