專利名稱：硬化的可編程器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路，諸如帶有掩模編程層的集成電路。
背景技術(shù)：
可編程邏輯器件是眾所周知的?？删幊踢壿嬈骷捎捎脩艟幊桃詫?shí)現(xiàn)所需的定制邏輯功能。在典型的場景中，邏輯設(shè)計者使用計算機(jī)輔助設(shè)計(CAD)工具設(shè)計定制邏輯電路。當(dāng)設(shè)計過程完成時，這些工具生成配置數(shù)據(jù)。該配置數(shù)據(jù)被裝載到可編程邏輯器件存儲元件內(nèi)，用于配置這些器件以執(zhí)行定制邏輯電路的功能。具體地，該配置數(shù)據(jù)配置這些可編程邏輯器件中的可編程互連、可編程布線電路和可編程邏輯電路。結(jié)構(gòu)化專用集成電路(有時被稱作結(jié)構(gòu)化ASIC或掩模編程/掩?？删幊碳呻娐?是另一類公知的集成電路。相比于電可編程集成電路，結(jié)構(gòu)化ASIC表現(xiàn)出單位成本和功耗的減少。與電可編程邏輯器件不同，一旦結(jié)構(gòu)化ASIC被生產(chǎn)，結(jié)構(gòu)化ASIC則被鎖定為特定的定制邏輯設(shè)計，并且不能被重新配置以實(shí)現(xiàn)另一定制邏輯設(shè)計。使用標(biāo)準(zhǔn)邏輯層以及定制布線互連掩模層來生產(chǎn)這些結(jié)構(gòu)化ASIC。對于結(jié)構(gòu)化ASIC能夠?qū)崿F(xiàn)的所有潛在的定制邏輯設(shè)計來說，標(biāo)準(zhǔn)邏輯層是共有的。然而，對于每一個定制邏輯設(shè)計來說，需要獨(dú)特的定制布線互連層。因?yàn)樵诳删幊踢壿嬈骷徒Y(jié)構(gòu)化ASIC之間存在差異，所以當(dāng)使用結(jié)構(gòu)化ASIC實(shí)現(xiàn)給定用戶設(shè)計時，該給定用戶設(shè)計可以具有與使用可編程邏輯器件所實(shí)現(xiàn)的用戶設(shè)計不相同的操作特性。因此，期望提供一種能夠?qū)崿F(xiàn)給定用戶設(shè)計的器件，該給定用戶設(shè)計的操作特性與可編程邏輯器件中實(shí)現(xiàn)的用戶設(shè)計的操作特性類似或者完全相同。

發(fā)明內(nèi)容
可編程器件可以包含被硬連接以實(shí)現(xiàn)定制邏輯電路的可編程電路。這些器件包含電可編程電路，該電可編程電路已經(jīng)被硬連接到特定配置內(nèi)(例如，用于特定的定制邏輯電路的配置)，在本文中，這些器件可以被稱作硬化器件、硬化可編程器件和硬化可編程邏輯器件。舉例來說，這些器件可以包含:帶有輸出的配置存儲元件，在定制的邏輯電路中，根據(jù)需要，這些配置存儲元件被硬連接到電源線以供給適當(dāng)?shù)妮敵?；帶有柵極端的可編程傳輸晶體管，在定制邏輯電路中，根據(jù)需要，這些可編程傳輸晶體管被硬連接到電源線用于導(dǎo)通或斷開晶體管；帶有控制輸入的復(fù)用器，在定制邏輯電路中，根據(jù)需要，這些復(fù)用器被硬連接以永久地將特定的輸入傳送/路由到輸出節(jié)點(diǎn)，或者該復(fù)用器包含將復(fù)用器的輸入連接到輸入節(jié)點(diǎn)的旁路路徑；輸入輸出電路，在定制邏輯電路中，根據(jù)需要，該輸入輸出電路被硬連接到兩個不同的輸入輸出電路塊中的特定一個；電平轉(zhuǎn)換電路，在定制的邏輯電路中，根據(jù)需要，該電平轉(zhuǎn)換電路被選擇性地導(dǎo)通或者斷開以及旁路/繞過。定制的和通用的光刻制造掩模可以用在硬化可編程邏輯器件的產(chǎn)品系列中的硬化可編程邏輯器件的生產(chǎn)中。通用制造掩模也可以用在可編程邏輯器件的產(chǎn)品系列中的可編程邏輯器件的生產(chǎn)中。舉例來說，通用制造掩?？梢杂糜谛纬煽删幊屉娐贰Ｅe例來說，定制制造掩?？梢杂糜谟策B接可編程電路以實(shí)現(xiàn)特定的定制邏輯設(shè)計。通過優(yōu)選實(shí)施例的附圖和下面的詳細(xì)描述，本發(fā)明的進(jìn)一步的特征、其本質(zhì)和各種優(yōu)點(diǎn)將變得更加明顯。


圖1是傳統(tǒng)的可編程邏輯器件的圖示。圖2是傳統(tǒng)可編程邏輯器件和在配置階段期間將配置數(shù)據(jù)提供到可編程邏輯器件的外部配置存儲器的圖示。圖3是傳統(tǒng)的結(jié)構(gòu)化專用集成電路器件的圖示。圖4是根據(jù)本發(fā)明實(shí)施例的諸如硬化可編程邏輯器件的示例性硬化集成電路的圖示。圖5是圖1中所示類型的可編程邏輯器件中的傳統(tǒng)配置存儲器單元的圖示。圖6是根據(jù)本發(fā)明實(shí)施例的示例性配置存儲器單元的圖示，該配置存儲器單元已經(jīng)被硬化并且可以被包含在圖4中所示類型的硬化可編程邏輯器件中。圖7是圖1中所示類型的可編程邏輯器件中傳統(tǒng)的配置存儲器單元、傳輸柵極和電路的圖示。圖8是根據(jù)本發(fā)明實(shí)施例可以被包含在圖4中所示類型的硬化可編程邏輯器件中的諸如配置存儲器單元、傳輸柵極和一對電路的示例性電路圖。圖9是圖1中所示類型的可編程邏輯器件中的傳統(tǒng)布線復(fù)用器的圖示。圖10是根據(jù)本發(fā)明的實(shí)施例的示例性復(fù)用器的圖示，該復(fù)用器可以被硬化以將所選輸入路由到輸出路徑并且該復(fù)用器可以被包含在圖4中所示類型的硬化可編程邏輯器件中。圖11是根據(jù)本發(fā)明的實(shí)施例的示例性復(fù)用器的圖示，該復(fù)用器可以被硬化以將所選輸入路由到輸出，其中在所選輸入和輸出之間未裝載路徑的路徑可以被禁能，并且該復(fù)用器可以被包含在圖4中所示類型的硬化可編程邏輯器件中。圖12是根據(jù)本發(fā)明實(shí)施例的示例性復(fù)用器的圖示，該復(fù)用器可以被硬化以將所選輸入路由到輸出，其中未處于所選輸入和輸出之間的路徑可以被禁能，并且該復(fù)用器可以被包含在圖4中所示類型的硬化可編程邏輯器件中。圖13是根據(jù)本發(fā)明的實(shí)施例的示例性復(fù)用器的圖示，該復(fù)用器可以被硬化以將所選輸入路由到輸出，其中在所選輸入和輸出之間的一些或全部路徑可以被旁路，并且該復(fù)用器可以被包含在圖4中所示類型的硬化可編程邏輯器件中。圖14是圖1中所示類型的可編程邏輯器件中的傳統(tǒng)可編程輸入輸出電路的圖示。圖15是根據(jù)本發(fā)明實(shí)施例可以被包含在圖4中所示類型的硬化可編程邏輯器件中的示例性輸入輸出電路的圖示。圖16是根據(jù)本發(fā)明實(shí)施例可以被包含在圖4中所示類型的硬化可編程邏輯器件中的示例性電平轉(zhuǎn)換電路的圖示。圖17是根據(jù)本發(fā)明實(shí)施例示出計算機(jī)輔助設(shè)計工具:如何可以被用來基于用戶輸入創(chuàng)建邏輯設(shè)計；如何可以被用來創(chuàng)建用于配置可編程邏輯器件的可選配置數(shù)據(jù)；以及如何可以被用來創(chuàng)建用于生產(chǎn)硬化可編程邏輯器件的掩模組信息的圖示。圖18是根據(jù)本發(fā)明實(shí)施例涉及從用戶的邏輯設(shè)計生產(chǎn)硬化可編程邏輯器件(諸如圖4中所示類型的硬化可編程邏輯器件)的示例性步驟流程圖。圖19是根據(jù)本發(fā)明實(shí)施例的示例性硬化可編程邏輯器件的橫截面?zhèn)纫晥D。圖20是根據(jù)本發(fā)明實(shí)施例的硬化可編程邏輯器件(諸如圖4中所示類型的硬化可編程邏輯器件)的示例性操作階段的圖示。
具體實(shí)施例方式本發(fā)明涉及硬化可編程邏輯器件，其在本文中可以被稱作硬化可編程邏輯器件集成電路。硬化可編程邏輯器件可以包含可編程邏輯、可編程互連和被硬連接到給定定制邏輯設(shè)計的可編程布線電路。傳統(tǒng)可編程集成電路在圖1中示出。器件1010包含輸入輸出電路1012，該輸入輸出電路1012用于經(jīng)由輸入輸出引腳1014將信號驅(qū)動出器件1010并且用于經(jīng)由輸入輸出引腳1014接收來自其它器件的信號。互連資源1016(諸如全局垂直的導(dǎo)線和總線、全局水平的導(dǎo)線和總線、本地垂直的導(dǎo)線和總線以及本地水平的導(dǎo)線和總線)用來將信號傳送到器件1010上?；ミB資源1016包含固定互連(導(dǎo)線)和可編程互連(S卩，各固定互連之間的可編程連接)?？删幊踢壿?018包含組合與時序邏輯電路?？删幊踢壿?018由配置數(shù)據(jù)進(jìn)行配置，用于執(zhí)行定制邏輯功能。與互連資源1016關(guān)聯(lián)的可編程互連可以被認(rèn)為是可編程邏輯1018的一部分。器件1010含有可編程存儲元件1020。該存儲元件1020使用引腳1014和輸入輸出電路1012裝載配置數(shù)據(jù)。一旦每個存儲元件被裝載，則每個存儲元件都提供對應(yīng)的靜態(tài)控制輸出信號，該輸出信號用于控制可編程邏輯1018中的關(guān)聯(lián)邏輯部件的狀態(tài)。存儲元件輸出信號通常被施加到金屬氧化物半導(dǎo)體(MOS)晶體管的柵極。在諸如復(fù)用器和邏輯陣列塊(LAB)的可編程部件中，這些晶體管包含n溝道金屬氧化物半導(dǎo)體(NMOS)傳輸晶體管。傳統(tǒng)可編程集成電路的系統(tǒng)環(huán)境在圖2中示出。如圖2中所示，器件1010從配置存儲器1022接收配置數(shù)據(jù)。當(dāng)器件1010啟動時，用于配置集成電路1010的配置數(shù)據(jù)從器件1022供給到集成電路1010，如路徑1024所示意示出的。供給到集成電路1010的配置數(shù)據(jù)被存儲在電路1010中的可編程存儲元件1020中。因?yàn)殡娐?010要求外部電路1022提供配置數(shù)據(jù)，所以增加了系統(tǒng)利用可編程集成電路的成本和復(fù)雜性。傳統(tǒng)的結(jié)構(gòu)化專用集成電路(ASIC)器件在圖3中示出。結(jié)構(gòu)化ASIC器件1030包含輸入輸出電路，該輸入輸出電路用于經(jīng)由輸入輸出引腳1032將信號驅(qū)動出器件1030并且接收來自其它器件的信號。定制互連資源1034傳送器件1010上的信號。定制邏輯1036包含組合與時序邏輯電路。定制邏輯1036由定制掩模組定制，用于執(zhí)行特定的用戶設(shè)計內(nèi)的定制邏輯功能。不同于圖1的可編程邏輯器件1010的互連資源1016和可編程邏輯1018，結(jié)構(gòu)化ASIC器件1030的互連資源1034和定制邏輯1036不可編程且不可基于定制邏輯電路設(shè)計定制。一旦針對特定用戶設(shè)計的結(jié)構(gòu)化ASIC器件1030已經(jīng)被生產(chǎn)，其不能被用于實(shí)現(xiàn)不同的用戶設(shè)計，這不同于可被重新配置以實(shí)現(xiàn)多種不同用戶設(shè)計的可編程邏輯器件1010。
諸如硬化可編程集成電路10的示例性硬化可編程集成電路在圖4中示出。硬化可編程邏輯器件10可以部分地由通用層形成(例如，通用的可編程電路、可編程互連、可編程布線電路等)，并且部分地由專用設(shè)計層形成(例如，專用于單個定制邏輯設(shè)計的定制層)。器件10可以包含可編程電路和硬化電路(例如，掩模配置的定制電路)。通過此類布置，在一系列硬化可編程集成電路中的所有硬化可編程集成電路和一系列可編程集成電路中的可編程集成電路的制作中，可以使用通用制造掩模(即，光刻掩模)的共用組，從而降低生產(chǎn)花費(fèi)。為了生產(chǎn)實(shí)現(xiàn)特定定制邏輯設(shè)計的硬化可編程邏輯器件，在硬化可編程邏輯器件的生產(chǎn)中，還可以使用與定制邏輯設(shè)計關(guān)聯(lián)的一個或更多個定制制造掩模。器件10可以具有輸入輸出電路12,該輸入輸出電路12用于經(jīng)由輸入輸出引腳14將信號驅(qū)動出器件10并且用于經(jīng)由輸入輸出引腳14接收來自其它器件的信號?；ミB資源16 (諸如全局垂直的導(dǎo)線和總線、全局水平的導(dǎo)線和總線、本地垂直的導(dǎo)線和總線以及本地水平的導(dǎo)線和總線)可以被用來傳送器件10上的信號?；ミB資源16可以包含固定互連(導(dǎo)線)、硬化可編程互連(例如，各互連之間的硬連接和/或被旁路的可編程連接)以及可編程互連(即，使用配置控制信號可編程的各互連之間的可編程連接)。硬化可編程邏輯18可以包含組合時序邏輯電路。硬化可編程邏輯18可以被配置用于執(zhí)行定制邏輯功能(例如，可以由一個或更多個定制掩模層、由配置控制信號或者由一個或更多個定制掩模層和配置控制信號的組合來配置邏輯18)。與互連資源關(guān)聯(lián)的可編程互連和硬化可編程互連可以被認(rèn)為是硬化可編程邏輯18的一部分。器件10可以含有硬化可編程存儲元件20。存儲元件20可以提供靜態(tài)控制輸出信號，該靜態(tài)控制輸出信號控制硬化可編程邏輯18中關(guān)聯(lián)的邏輯部件的狀態(tài)。給定器件10中的靜態(tài)控制信號由特定的定制邏輯設(shè)計來確定，該特定的定制邏輯設(shè)計是通過生產(chǎn)器件10來實(shí)現(xiàn)。靜態(tài)控制信號可以被施加到金屬氧化物半導(dǎo)體(MOS)晶體管的柵極。在諸如復(fù)用器和邏輯陣列塊(LAB)的可編程部件中，這些晶體管可以包含n溝道金屬氧化物半導(dǎo)體(NMOS)傳輸晶體管。典型的存儲元件20由若干晶體管形成，這些晶體管被配置以形成交叉耦合的反相器。在硬化可編程邏輯器件集成電路的情況下，存儲元件有時被稱為配置隨機(jī)存取存儲器(CRAM)單元。有時被用來指代存儲元件20的其它術(shù)語包含諸如存儲單元、靜態(tài)隨機(jī)存取存儲元件或單元、RAM單元、RAM元件、CRAM單元、配置元件、易失性存儲器元件、配置位等的術(shù)語。在典型的現(xiàn)代可編程邏輯器件中，每個芯片上可以有數(shù)百萬的存儲元件20。當(dāng)存儲元件將高輸出供給到NMOS傳輸晶體管時，晶體管被導(dǎo)通并從其輸入向其輸出傳輸邏輯信號。當(dāng)存儲元件輸出為低時，傳輸晶體管被斷開并且不傳輸邏輯信號。能夠以此方式配置傳輸晶體管使可編程邏輯器件的邏輯被編程，以實(shí)現(xiàn)期望的邏輯設(shè)計?？梢允褂萌魏魏线m的架構(gòu)規(guī)劃器件10的電路。舉例來說，硬化可編程邏輯器件10的邏輯可以以較大的硬化可編程邏輯區(qū)域(和可編程邏輯區(qū)域)的一系列行和列的形式被規(guī)劃，較大的硬化可編程邏輯區(qū)域中的每一個包含多個較小的邏輯區(qū)域。器件10的邏輯資源可以由互連資源16 (諸如，關(guān)聯(lián)的垂直導(dǎo)體和水平導(dǎo)體)互連。這些導(dǎo)體可以包含:大體上跨越全部器件10的全局導(dǎo)線；跨越部分器件10的諸如半線或四分之一線的部分線；特定長度(例如，足以互連幾個邏輯區(qū)域)的交錯線；較小的本地線或任何其它合適的互連資源布置。如果需要，器件10的邏輯可以以更多層級或更多層布置，在這些層級或?qū)又校鄠€大區(qū)域被互連以形成更大的邏輯部分。其它器件布置還可以使用不以行和列布置的邏輯。圖5示出圖1中所示類型的可編程邏輯器件1010中的傳統(tǒng)配置存儲元件1020。如圖5中所示，配置存儲元件1020包含兩個交叉耦合的反相器1040和1042。每一個反相器被連接到正電源端1044和接地電源端1046。反相器1042的輸入被連接到互補(bǔ)數(shù)據(jù)節(jié)點(diǎn)ND，并且反相器1042具有被連接到真正的數(shù)據(jù)節(jié)點(diǎn)D的輸出。反相器1040具有被連接到節(jié)點(diǎn)D的輸入和被連接到節(jié)點(diǎn)ND的輸出。地址晶體管1048由地址線1050上的地址信號ADD控制。數(shù)據(jù)線1052經(jīng)由地址晶體管1048被連接到節(jié)點(diǎn)ND。數(shù)據(jù)線1052被用來將數(shù)據(jù)裝載到存儲元件1020配置操作。在配置操作期間，地址信號ADD生效。其導(dǎo)通地址晶體管1048。在配置操作中，來自線1052的互補(bǔ)數(shù)據(jù)(NDATA)被驅(qū)動到節(jié)點(diǎn)ND上。如果邏輯I被驅(qū)動到節(jié)點(diǎn)ND上，存儲元件1020將被裝載邏輯0并且數(shù)據(jù)節(jié)點(diǎn)D將為低(在VssX如果邏輯0被驅(qū)動到節(jié)點(diǎn)ND上，存儲元件1020將被裝載邏輯I并且數(shù)據(jù)節(jié)點(diǎn)D將為高(在V。。)。傳統(tǒng)配置存儲元件有時包含被連接在元件的數(shù)據(jù)節(jié)點(diǎn)中的一個數(shù)據(jù)節(jié)點(diǎn)和清除線之間的清除晶體管。該清除晶體管被用來在配置操作之前從元件擦除數(shù)據(jù)。示例性的硬化配置存儲元件20的電路在圖6中示出。圖6的示例使用單個地址線和單個數(shù)據(jù)線，并且使用由一對交叉耦合的反相器22和24形成的雙穩(wěn)態(tài)元件。這僅僅是示例性的。通常，可以使用任何合適的架構(gòu)形成存儲元件20。圖6的布置的使用作為示例示出。舉例來說，可以使用一個或多于一個通用制造掩模(即，在可編程邏輯器件和實(shí)現(xiàn)多種定制邏輯設(shè)計的硬化可編程邏輯器件的制造中所用的光刻掩模)來形成諸如地址線32、數(shù)據(jù)線34、晶體管30、反相器22和24以及單元20的其它部件的結(jié)構(gòu)(例如，如果需要，可以使用通用制造掩模形成圖6中以實(shí)線而不是以虛線示出的部件)?？梢允褂靡粋€或多個定制制造掩模來形成圖6中的結(jié)構(gòu)(例如,可以使用定制制造掩模形成以虛線而不是以實(shí)線示出的部件)。如圖6中所示，存儲元件20可以含有兩個交叉耦合的反相器22和反相器24，每一個反相器可以包含在正電源端26和接地電源端28之間被串聯(lián)連接的p溝道金屬氧化物半導(dǎo)體晶體管和n溝道金屬氧化物半導(dǎo)體晶體管。反相器24的輸入被連接到互補(bǔ)數(shù)據(jù)節(jié)點(diǎn)ND，并且該反相器24具有被連接到真正的數(shù)據(jù)節(jié)點(diǎn)D的輸出。反相器22具有被連接到節(jié)點(diǎn)D的輸入和被連接到節(jié)點(diǎn)ND的輸出。地址晶體管30由地址線32上的地址信號ADD控制。數(shù)據(jù)線34經(jīng)由地址晶體管30連接到節(jié)點(diǎn)ND。在寫入操作期間，數(shù)據(jù)線34可以被用來將數(shù)據(jù)裝載入存儲元件20 ;在數(shù)據(jù)讀取操作期間，數(shù)據(jù)線34可以被用來將來自存儲元件20的數(shù)據(jù)輸送到關(guān)聯(lián)的讀取電路。當(dāng)存儲元件20實(shí)現(xiàn)為可編程存儲元件時，可以使用一個或更多個通用制造掩模(即，在可編程邏輯器件的生產(chǎn)中所使用的光刻掩模)來將正電源端26連接到正電源節(jié)點(diǎn)Vcc(例如，通過閉合虛線電路38)，以及將節(jié)點(diǎn)D連接到輸出路徑36 (例如，通過閉合虛線電路40 )。通過這種類型的布置，存儲元件20可以被裝載配置數(shù)據(jù)。在讀取和寫入操作期間，地址信號ADD生效。這導(dǎo)通地址晶體管30。在數(shù)據(jù)寫入操作中，來自線34的互補(bǔ)數(shù)據(jù)(NDATA)被驅(qū)動到節(jié)點(diǎn)ND上。如果邏輯I被驅(qū)動到節(jié)點(diǎn)ND上，存儲元件20將被裝載邏輯0并且數(shù)據(jù)節(jié)點(diǎn)D將為低(在Vss處)。如果邏輯0被驅(qū)動到節(jié)點(diǎn)ND上，存儲元件20將被裝載邏輯I并且數(shù)據(jù)節(jié)點(diǎn)D將為高(在V。。處)。一旦存儲元件20被裝載配置數(shù)據(jù)位，該存儲元件20可以使用輸出路徑36輸出相應(yīng)高或低的靜態(tài)控制信號。當(dāng)存儲元件20實(shí)現(xiàn)為硬化存儲元件時，可以使用一個或更多個定制制造掩模(例如，光刻制造掩模，其中的每一個都專用于特定的用戶設(shè)計)來配置存儲元件20。當(dāng)存儲元件20被實(shí)現(xiàn)為硬化器件10中的硬化元件20時，如果需要，反相器22和反相器24可以被斷開(例如，通過使用定制掩模編程的硬連接路徑將虛線電路42閉合，從而將正電源端26連接到接地電源節(jié)點(diǎn)Vss,以永久性地將存儲元件20斷電(depower);或者通過維持電路38和42打開)。這種類型的布置可以降低器件10的功率消耗。每一個硬化可編程邏輯器件可以實(shí)現(xiàn)單個用戶設(shè)計。每一個用戶設(shè)計可以指定哪個存儲元件20需要輸出高靜態(tài)控制信號，以及哪個存儲元件20需要輸出低靜態(tài)控制信號。對于需要輸出高靜態(tài)控制信號的存儲元件20，一個或更多個定制制造掩?？梢员挥脕韺⑤敵雎窂?6連接到正電源節(jié)點(diǎn)Vrc (例如，通過閉合虛線路徑44，從而配置存儲元件20以輸出高靜態(tài)控制信號)。對于需要輸出低靜態(tài)控制信號的存儲元件20，一個或更多個定制制造掩?？梢员挥脕韺⑤敵雎窂?6連接到接地電源節(jié)點(diǎn)Vss (例如，通過閉合虛線路徑46，從而配置存儲元件20以輸出低靜態(tài)控制信號)。通過圖6中所描述的布置，相對于非硬化的可編程邏輯器件，存儲元件20的功率消耗可以被降低，并且存儲元件36的輸出可以抵抗軟錯誤翻轉(zhuǎn)事件。如果需要，硬化可編程器件10中的一些存儲元件20可以被硬化(例如，在器件10的一些元件20中，路徑42可以被閉合以將正電源端26連接到接地電源端Vss，并且路徑44和路徑46中的一個可以被閉合)，并且器件10中的一些存儲元件20可以是可編程的(例如，在器件10的一些元件20中，路徑38和40可以被閉合)。這種類型的布置可以為器件10提供部分可編程性(例如，器件10可以能夠?qū)崿F(xiàn)多個用戶設(shè)計，這些設(shè)計可以有些關(guān)聯(lián)并且具有在設(shè)計之間不改變的共有的編程電路)。諸如元件20的存儲元件可以在集成電路10上以陣列布置。在典型的布置中，在給定的集成電路10上有數(shù)千或數(shù)百萬個元件20。陣列中的存儲元件20形成行和列。地址線32和數(shù)據(jù)線34可以與陣列中不同行和不同列的元件關(guān)聯(lián)，并且地址線32和數(shù)據(jù)線34可以被用來控制元件的讀取和寫入操作(例如，用于控制可編程的存儲元件20的讀取和寫入操作)。如果需要，存儲元件20可以實(shí)現(xiàn)差異的數(shù)據(jù)讀取方案，并且可以實(shí)現(xiàn)差異的數(shù)據(jù)寫入方案。在差異的數(shù)據(jù)寫入方案和差異的數(shù)據(jù)讀取方案中，每個存儲元件20可以包含一對地址晶體管，諸如，由一條或多條地址線32上的地址信號控制的地址晶體管30和31。地址晶體管30可以被連接在互補(bǔ)數(shù)據(jù)節(jié)點(diǎn)ND和互補(bǔ)數(shù)據(jù)線34 (NDATA)之間，并且地址晶體管31可以被連接在數(shù)據(jù)節(jié)點(diǎn)D和數(shù)據(jù)線35 (DATA)之間。如果需要，存儲元件20可以包含被連接在數(shù)據(jù)節(jié)點(diǎn)和清除線之間的一個或多個清除晶體管。這些清除晶體管可以被用來在配置操作之前擦除來自元件20的數(shù)據(jù)。如果需要，除了數(shù)據(jù)輸出36 (OUTPUT)以外，或者是代替數(shù)據(jù)輸出36 (OUTPUT)，存儲元件20可以包含互補(bǔ)數(shù)據(jù)輸出37(0UTPUTN)。在需要具有作為數(shù)據(jù)輸出37的互補(bǔ)(SP，邏輯相反)的互補(bǔ)數(shù)據(jù)輸出37的布置中，舉例來說，當(dāng)路徑40被閉合時，路徑41可以被閉合(例如，當(dāng)路徑38被閉合并且路徑42、44、45、46和47被打開時)，當(dāng)路徑44被閉合，路徑45可以被閉合(例如，當(dāng)路徑42被閉合并且路徑38、40、41、46和47被打開時)，并且當(dāng)路徑46被閉合時，路徑47可以被閉合(例如，當(dāng)路徑42被閉合并且路徑38、40、41、44和45被打開時)。如果需要，存儲元件20可以被配置，使得數(shù)據(jù)輸出37獨(dú)立于數(shù)據(jù)輸出36 (例如，使得只有路徑41和路徑40中的一條被閉合，當(dāng)路徑47被閉合的同時，路徑44被閉合，當(dāng)路徑45被閉合的同時，路徑46被閉合，等等)。如圖7中所示，一旦傳統(tǒng)的存儲元件1020被裝載配置數(shù)據(jù)位，該存儲元件1020使用路徑1056將相應(yīng)高或低的靜態(tài)控制信號供給到關(guān)聯(lián)的可編程邏輯晶體管1054。如果晶體管1054的柵極G的D值是低，則晶體管1054將被斷開。在這種情況下，晶體管1054的源極S和漏極D將被彼此隔離，并且將沒有信號從電路1058傳輸?shù)诫娐?060。如果晶體管1054的柵極G的D值是高，晶體管1054將導(dǎo)通，使到彼此的路徑1062短路。這使信號經(jīng)由路徑1062和晶體管1054從電路1058傳輸?shù)诫娐?060。如圖8中所示，存儲元件20可以用于選擇性地隔離電路50和52以及將電路50和52連接在一起。舉例來說，一個或更多個通用制造掩?？梢员挥脕硇纬芍T如地址線32、數(shù)據(jù)線34、晶體管30、反相器22和24、電路52和50、晶體管48和圖8中所示其它部件的結(jié)構(gòu)(例如，如果需要，可以使用通用制造掩模形成圖8中的以實(shí)線而不是以虛線示出的部件)。一個或更多個定制制造掩?？杀挥脕硇纬蓤D8中的結(jié)構(gòu)(例如，以虛線而不是以實(shí)線示出的部件可以使用定制制造掩模形成)。當(dāng)存儲元件20被實(shí)現(xiàn)為可編程存儲元件時(例如，當(dāng)路徑38、40和54被閉合時)，存儲元件20的輸出跨越路徑36和40被提供到晶體管48的柵極G。如果晶體管48的柵極G上的D值為低，晶體管48將被斷開。在這種情況下，晶體管48的源極S和漏極D將被彼此隔離，并且將沒有信號從電路50傳輸?shù)诫娐?2。如果晶體管48的柵極G上的D值為高，晶體管48將導(dǎo)通，使電路50和電路52到彼此的路徑54短路。這允許來自電路50的信號經(jīng)由路徑54和晶體管48傳輸?shù)诫娐?2。當(dāng)存儲元件20被實(shí)現(xiàn)為硬化存儲元件時(例如，當(dāng)路徑42被閉合時)，晶體管48可以用于打開和閉合電路50和52之間的路徑，旁路路徑56可以用于打開和閉合電路50和52之間的路徑，并且如果電路50和52不是激活的，則電路50和52可以被斷開(在器件10的操作期間)。當(dāng)器件10是硬化器件時，可能期望以如下方式保持某些信號路徑，即，相對于在可編程器件上實(shí)現(xiàn)相同電路設(shè)計的布置，在硬化器件10上實(shí)現(xiàn)該電路設(shè)計不會影響信號時序。通過這種類型的布置，通過閉合路徑44和路徑46中的一個(例如，以便根據(jù)需要導(dǎo)通或斷開晶體管48)，通過閉合路徑54，并且通過維持旁路路徑56打開，電路50和電路52之間的信號時序可以被保持。在這種配置中，從電路50傳輸?shù)诫娐?2的信號仍穿過晶體管48 (正如在可編程器件中實(shí)現(xiàn)電路設(shè)計一樣)，并且電路50和52之間的信號時序被保持。當(dāng)需要測試使用可編程邏輯器件的給定電路設(shè)計，然后隨著可編程邏輯器件的實(shí)現(xiàn)，生產(chǎn)保持相同的信號時序特性的硬化器件10時，這種類型的布置是有利的。如果器件10是硬化器件并且電路50和52之間的信號路徑不是時序關(guān)鍵的(例如，電路50和電路52之間的路徑的時序約束是相對松散的)，可以使用一個或更多個定制制造掩模形成旁路路徑56。在此配置中，路徑42可以被閉合并且路徑40、44、46和54可以被維持打開(如示例所示)。
在電路50為激活的用戶設(shè)計中，定制掩?？梢孕纬陕窂?6，用于為電路50供電。在電路50為非激活的用戶設(shè)計中，定制掩?？梢孕纬陕窂?8，用于斷開電路50。類似地，定制掩?？梢孕纬陕窂?0或路徑62，用于選擇性地導(dǎo)通或斷開電路52。在存儲元件包含互補(bǔ)數(shù)據(jù)輸出37 (如結(jié)合圖6所述)的布置中，除了使用元件20的數(shù)據(jù)輸出36以外，或者是代替使用元件20的數(shù)據(jù)輸出36，器件10可以包含傳輸晶體管和可使用元件20的互補(bǔ)數(shù)據(jù)輸出37編程的其它可編程元件。圖9示出圖1中所示類型的可編程邏輯器件1010中的傳統(tǒng)布線復(fù)用器1064。如圖9中所示，復(fù)用器1064包含九條輸入線(IN (I)到IN (9))和由配置存儲元件1020控制的多個晶體管?；谂渲么鎯υ?020中存儲的邏輯值，復(fù)用器1064選擇性地將單個輸入線連接到節(jié)點(diǎn)1064。電平恢復(fù)和反相器電路1066 (包含反相器1068和晶體管1070)可以反轉(zhuǎn)節(jié)點(diǎn)1064上的信號，并且依據(jù)所選輸入線路上輸送的邏輯值輸出邏輯高信號(Vcc)或邏輯低信號(Vss)。如圖10中所示，硬化可編程器件10可以包含諸如復(fù)用器64的復(fù)用器。復(fù)用器64可以包含電平恢復(fù)和反相器電路100以及晶體管，這些晶體管可以由一個或更多個通用制造掩模形成(例如，在生產(chǎn)實(shí)現(xiàn)多種用戶設(shè)計的可編程器件和硬化可編程器件中可以使用的制造掩模)。一般來說，器件10中的復(fù)用器(諸如復(fù)用器64)可以具有任何數(shù)量的輸入線。復(fù)用器64可以被硬連接，以將特定輸入連接到節(jié)點(diǎn)66。在圖10的示例中，信號從輸入端IN (1)，經(jīng)過晶體管66和68，經(jīng)過節(jié)點(diǎn)66，并且經(jīng)過反相器68傳送到輸出70。舉一個例子來說，復(fù)用器64的晶體管可以具有被直接連接到正電源端Vrc(S卩，圖10中的“I”)或者被直接連接到接地電源端Vss (S卩，圖1中的“0”)的柵極端，因此復(fù)用器64可以被硬連接以將所選輸入端路由/傳送到輸出70。如果需要，不在所選信號輸入和復(fù)用器64輸出之間的路徑(例如，激活的信號路徑)中的一些或全部晶體管可以被斷開連接。當(dāng)期望在被實(shí)現(xiàn)在可編程邏輯器件上的用戶設(shè)計和被實(shí)現(xiàn)在硬化可編程邏輯器件10上的相同用戶設(shè)計之間保持信號時序特性時，在激活的信號路徑上設(shè)置負(fù)載或以其它方式影響激活的信號路徑的晶體管可以保持連接，同時其它晶體管可以被斷開連接。例如，如圖11中所示，當(dāng)輸入IN (I)被路由到節(jié)點(diǎn)66時，路徑74和80可以被閉合并且路徑72可以被打開(例如，定制制造掩模可以被用來閉合路徑74和路徑80，同時維持路徑72打開)。通過這種類型的布置，在晶體管66和節(jié)點(diǎn)66上設(shè)置負(fù)載并且影響從輸入IN (I)傳輸?shù)焦?jié)點(diǎn)66的信號的晶體管76可以保持連接到輸入IN (I)與節(jié)點(diǎn)66之間的路徑(例如，激活的信號路徑)。如圖12的示例所示，如果需要斷開連接不在所選信號輸入和復(fù)用器64輸出之間的路徑中的所有晶體管，路徑72、74和78可以被打開(例如，制造掩模可以被用來閉合路徑80和路徑82，同時維持路徑72、74和78打開)。通過其它合適的布置，所選信號輸入和復(fù)用器64輸出之間的路徑(例如，激活的信號路徑)中一個或多個晶體管可以被旁路。以圖13所示舉例，旁路路徑84可以被閉合以旁路晶體管66 (如果需要，路徑80可以被打開以斷開連接晶體管66)，旁路路徑86可以被閉合以旁路晶體管98 (如果需要，路徑82可以被打開以斷開連接晶體管98)，旁路路徑88可以被閉合以旁路電平恢復(fù)和反相器電路100 (如果需要，路徑96和路徑102可以被打開以斷開連接電路100)，并且旁路路徑94可以被閉合以將所選輸入(圖13示例中的IN(I))直接連接到輸出70 (如果需要，路徑80、84、88和102可以被打開)。這些僅僅是示例性的示例。當(dāng)電平恢復(fù)和反相器電路100為激活時(例如，當(dāng)電路100在所選輸入和輸出70之間的路徑中時)，路徑90可以被閉合以將正電源電壓Vrc路由到反相器68和晶體管104。當(dāng)電平恢復(fù)和反相器電路100為非激活時(例如，當(dāng)旁路路徑88或旁路路徑94被閉合時，或者在由器件10實(shí)現(xiàn)的定制電路設(shè)計中，未使用復(fù)用器64時)，路徑92可以被閉合，以將接地電源電壓Vss路由到晶體管104和反相器68，從而斷開電平恢復(fù)和反相器電路100。可以使用定制制造掩模打開和閉合圖13中的(一個或多個)旁路路徑和(一個或多個)路徑，該定制制造掩模對于專用定制邏輯電路(即，用戶設(shè)計)是獨(dú)特的。舉例來說，一個或更多個通用制造掩?？梢员挥脕硇纬蓤D10、11、12和13中諸如復(fù)用器64的一些布線、晶體管和反相器的結(jié)構(gòu)(例如，如果需要，可以使用通用制造掩模形成以實(shí)線而不是以虛線所示的部件)。一個或更多個定制制造掩?？梢员挥脕硇纬蓤D10、
11、12和13中的結(jié)構(gòu)(例如，可以使用定制制造掩模形成以虛線而不是實(shí)線所示的部件)圖14示出傳統(tǒng)的輸入輸出電路1012，該輸入輸出電路1012由圖1的可編程邏輯器件1010使用以經(jīng)由引腳1014接收來自外部電路的信號，并且經(jīng)由引腳1014將信號傳輸?shù)酵獠侩娐贰Ｒ驗(yàn)榭删幊踢壿嬈骷?010支持多種輸入輸出標(biāo)準(zhǔn)，可編程邏輯器件1010包含諸如輸入輸出塊I (I/O塊I)和輸入輸出塊2 (I/O塊2)的多塊輸入輸出電路，這些輸入輸出電路塊支持不同的輸入輸出標(biāo)準(zhǔn)?？删幊唐骷?010使用復(fù)用器1072，該復(fù)用器1072由配置存儲元件1020控制，用于選擇性地路由輸入輸出塊1074和1076中的一個與路徑1078 (其又連接到器件1010中的其它部件)之間的信號。因?yàn)檩斎胼敵鰤K1074和輸入輸出塊1076都被供電，所以相對于未提供額外未使用的輸入輸出塊的定制集成電路布置，可編程器件1010的功率消耗增加。利用諸如圖4的器件10的硬化可編程器件，未使用的輸入輸出塊可以被禁能。如果需要，相對于可編程邏輯器件中實(shí)現(xiàn)的布置，信號時序特性可以被保持。如圖15中所示，器件10可以包含輸入輸出電路106，該輸入輸出電路106包含輸入輸出塊108和輸入輸出塊110，輸入輸出塊108和110經(jīng)過復(fù)用器112連接到節(jié)點(diǎn)114。輸入輸出電路106可以用于經(jīng)由引腳14接收來自外部電路的信號并且經(jīng)由引腳14將信號傳輸?shù)酵獠侩娐??？梢允褂靡粋€或更多個通用掩模(例如，還被用來生產(chǎn)實(shí)現(xiàn)其它用戶設(shè)計的可編程邏輯器件或硬化可編程邏輯器件的掩模)和一個或更多個定制掩模來制造輸入輸出電路106。硬化可編程器件10可以實(shí)現(xiàn)輸入輸出塊108和輸入輸出塊110中的一個?？商鎿Q地，硬化可編程器件10可以不實(shí)現(xiàn)輸入輸出塊108或輸入輸出塊110中的任一個。通過這些類型的布置，定制掩?？梢杂糜谑鼓芎徒茌斎胼敵鰤K。舉例來說，一個或更多個通用制造掩?？梢员挥脕硇纬芍T如圖15中所示的輸入輸出塊108和輸入輸出塊110、引腳14、復(fù)用器112和其它部件的結(jié)構(gòu)(例如，如果需要，可以使用通用制造掩模形成以實(shí)線而不是以虛線示出的圖15中的部件)。一個或更多個定制制造掩?？梢员挥脕硇纬蓤D15中的結(jié)構(gòu)(例如，可以使用定制制造掩模形成以虛線而不是以實(shí)線示出的部件)。當(dāng)需要保持被實(shí)現(xiàn)在可編程邏輯器件上的用戶設(shè)計和被實(shí)現(xiàn)在硬化可編程邏輯器件10上的相同用戶設(shè)計之間的信號時序特性時，設(shè)置負(fù)載或以其它方式影響激活信號路徑的負(fù)載和晶體管可以保持連接，同時其它負(fù)載和晶體管可以被斷開連接。舉例來說，如果輸入輸出塊108是激活的并且輸入輸出塊110是未激活的，則路徑116可以被閉合(使用定制制造掩模)，從而斷開塊110中的電路118，引導(dǎo)復(fù)用器112在節(jié)點(diǎn)114和塊108之間傳送信號并且將正電源(V。。)提供到塊108、復(fù)用器112以及塊110中的負(fù)載121。在其它布置中(例如，當(dāng)允許改變信號時序特性時)，未使用的電路和負(fù)載可以被禁能并且與激活的信號路徑(例如，當(dāng)塊108是激活的時，經(jīng)過引腳14和塊108到復(fù)用器112的路徑)斷開連接。舉例來說，路徑120和123可以被閉合并且路徑122可以保持打開，從而在連接并且使能塊108的同時禁能并且斷開連接塊110。另舉一個例子來說，在路徑124被閉合的同時，路徑123可以保持打開，從而將復(fù)用器112旁路(如果需要，路徑126可以被閉合以切斷到復(fù)用器112的電源)。如圖16中所示，器件10可以包含電平轉(zhuǎn)換電路128，其將來自第一電壓電平的信號轉(zhuǎn)換為第二電壓電平。舉例來說，電平轉(zhuǎn)換電路可以包含晶體管136A和136B (例如，p溝道晶體管)、晶體管138A和138B (例如，n溝道晶體管)、輸入緩沖器以及反相器140和反相器142。一個或更多個通用制造掩模可以被用來形成諸如圖16中所示的晶體管136A、136B、138A、138B、反相器140和142以及其它部件的結(jié)構(gòu)(例如，如果需要，可以使用通用制造掩模形成圖16中以實(shí)線而不是以虛線所示的部件)。一個或更多個定制制造掩模可以被用來形成圖16中的結(jié)構(gòu)(例如，可以使用定制制造掩模形成以虛線而不是以實(shí)線所示出的部件)。通過一種合適的布置，如果在電平轉(zhuǎn)換電路128的輸入節(jié)點(diǎn)130上接收到電壓電平Vra處的邏輯高信號，則電路128的輸出節(jié)點(diǎn)132輸出電壓電平Vcc2處的邏輯高信號(并且互補(bǔ)輸出節(jié)點(diǎn)134輸出電壓電平Vss處的邏輯低信號)。相反，如果在電路128的輸入節(jié)點(diǎn)130上接收到電壓電平Vss處的邏輯低信號，則電路128的輸出節(jié)點(diǎn)132輸出電壓電平Vss處的邏輯低信號(并且互補(bǔ)輸出節(jié)點(diǎn)134輸出電壓\C2處的邏輯高信號)。電平轉(zhuǎn)換電路128可以使用一個或更多個通用掩模(例如，還被用來生產(chǎn)實(shí)現(xiàn)其它用戶設(shè)計的可編程邏輯器件或硬化可編程邏輯器件的掩模)和一個或更多個定制掩模(例如，被用來生產(chǎn)實(shí)現(xiàn)特定用戶設(shè)計的硬化可編程器件的掩模)制造。在硬化可編程器件10實(shí)現(xiàn)的專用定制邏輯設(shè)計中，電平轉(zhuǎn)換電路128可以被使用(例如，Vcci可以不同于Vrc2，并且/或者在互補(bǔ)節(jié)點(diǎn)134上可能需要節(jié)點(diǎn)130上的輸入信號的反相形式)或者電平轉(zhuǎn)換電路128可以不被使用(例如，Vcci可以等于\a，并且/或者沒有信號可以通過電路128)。當(dāng)在硬化可編程器件10實(shí)現(xiàn)的專用用戶設(shè)計中使用電平轉(zhuǎn)換電路128時，定制掩?？梢员挥脕黹]合路徑144。當(dāng)路徑144被閉合時，晶體管136A和136B可以被連接到承載電壓Vrc2的正電源線，輸出節(jié)點(diǎn)132可以被連接在晶體管136A和138B之間，輸入節(jié)點(diǎn)130可以被連接到反相器144，并且反相器140和142可以接收正電源電壓Vra，并且反相器140和142可以由正電源電壓Vra供電。當(dāng)需要在可編程邏輯器件上實(shí)現(xiàn)的用戶設(shè)計和硬化可編程器件10上實(shí)現(xiàn)的相同用戶設(shè)計之間保持信號時序特性時，可以使用路徑144被閉合的這種類型的布置(即使當(dāng)Vra等于\C2時)。當(dāng)Vra等于\C2并且要求節(jié)點(diǎn)130上的輸入信號的反相形式時，也可以使用路徑144被閉合的布置(例如，不論是否需要保持信號時序特性)。
在沒有信號通過電平轉(zhuǎn)換電路128的布置中，定制掩模可以被用來閉合路徑146，同時保持路徑144打開。在信號通過電平轉(zhuǎn)換電路128并且Vra近似等于\C2的布置中(例如，不需要電平轉(zhuǎn)換)，定制掩模可以被用來閉合旁路路徑148、閉合路徑146并維持路徑144打開(例如，當(dāng)允許改變信號時序特性時)。諸如圖17的工具150的計算機(jī)輔助設(shè)計工具可以被用來產(chǎn)生用于硬化可編程邏輯器件10的掩模組(例如，作為用于期望集成電路的半導(dǎo)體制造的光刻掩模組的規(guī)范)和可選的配置數(shù)據(jù)，該可選的配置數(shù)據(jù)用于帶有非硬化配置存儲元件的硬化可編程邏輯器件并且用于來自一組設(shè)計規(guī)范或其它適當(dāng)輸入的可編程邏輯器件。諸如工具150的工具還可被用來以其它適當(dāng)格式生成輸出。設(shè)計過程通常開始于邏輯電路功能規(guī)范的制訂。邏輯設(shè)計者可以使用設(shè)計入口工具152規(guī)定期望電路應(yīng)該如何工作。設(shè)計入口工具152可以包含諸如設(shè)計入口輔助154和設(shè)計編輯器156的工具。設(shè)計入口輔助154幫助邏輯設(shè)計者從現(xiàn)有邏輯設(shè)計庫中定位期望的設(shè)計，并且為邏輯設(shè)計者輸入(指定)期望的設(shè)計提供計算機(jī)輔助的協(xié)助。舉例來說，設(shè)計入口輔助154可以被用來為用戶呈現(xiàn)屏幕選項(xiàng)。設(shè)計編輯器156可以被用來輸入設(shè)計(例如，通過輸入硬件描述語言代碼的行數(shù))并且可以被用來編輯從庫中獲得的設(shè)計(例如，使用設(shè)計入口輔助)，或者可以協(xié)助用戶選擇和編輯適當(dāng)?shù)念A(yù)封裝代碼/設(shè)計。設(shè)計入口工具152可以被用來允許邏輯設(shè)計者使用任何合適的格式為邏輯系統(tǒng)150提供期望的邏輯設(shè)計。例如，設(shè)計入口工具152可以包含工具，這些工具允許邏輯設(shè)計者使用真值表輸入邏輯設(shè)計?？梢允褂梦谋疚募驎r序圖指定真值表并且可以從庫中導(dǎo)入真值表。真值表邏輯設(shè)計入口可以被用于大型電路的一部分或整個電路。另舉一個例子來說,設(shè)計入口工具152可以包含原理圖(schematic)捕捉工具。原理圖捕捉工具可以允許邏輯設(shè)計者可視地構(gòu)造來自組成部分的邏輯電路，這些組成部分諸如邏輯門和邏輯門組。利用原理圖捕捉工具，預(yù)先存在的邏輯電路庫可以被用來允許導(dǎo)入設(shè)計的期望部分。如果需要，設(shè)計入口工具152可以允許邏輯設(shè)計者使用硬件描述語言為計算機(jī)輔助設(shè)計工具150提供邏輯設(shè)計，其中該硬件描述語言，諸如，Verilog硬件描述語言(HDL)或超高速集成電路硬件描述語言(VHDL)。邏輯設(shè)計者可以通過利用編輯器156寫入硬件描述語言代碼來輸入邏輯設(shè)計。如果需要，可以從庫里導(dǎo)入代碼塊。在使用設(shè)計入口工具152已經(jīng)輸入設(shè)計之后,行為仿真工具158可以被用來仿真設(shè)計的功能性能。如果設(shè)計的功能性能是不完整或不正確的，那么邏輯設(shè)計者可以使用設(shè)計入口工具152對設(shè)計進(jìn)行改變。新設(shè)計的功能操作可以在使用工具160執(zhí)行合成操作之前，使用行為仿真工具158驗(yàn)證。如果需要，諸如工具158的仿真工具還可以被用在設(shè)計流程中的其它階段(例如，在邏輯合成之后)。行為仿真工具158的輸出可以以任何合適的格式(例如，真值表、時序圖等)提供給邏輯設(shè)計者。一旦已經(jīng)確定邏輯設(shè)計的功能操作是符合要求的，邏輯合成和優(yōu)化工具160可以被用來實(shí)現(xiàn)特定的可編程邏輯器件中(即，在特定的可編程邏輯器件產(chǎn)品或可編程邏輯器件產(chǎn)品系列的邏輯和互連資源中)的邏輯設(shè)計。邏輯合成和優(yōu)化工具160可以被用來實(shí)現(xiàn)特定硬化可編程邏輯器件中(即，在特定的硬化可編程邏輯器件產(chǎn)品或產(chǎn)品系列的硬化邏輯和互連資源中)的邏輯設(shè)計。通過適當(dāng)選擇可用硬件以實(shí)現(xiàn)邏輯設(shè)計中的不同的邏輯功能，工具160可以對設(shè)計進(jìn)行優(yōu)化。由于多個邏輯功能競爭有限的資源，所以一般進(jìn)行折衷。在使用工具160進(jìn)行邏輯合成和優(yōu)化之后，邏輯設(shè)計系統(tǒng)可以使用諸如放置和布線工具162的工具執(zhí)行物理設(shè)計步驟(版圖合成操作)。使用放置和布線工具162確定在硬化可編程邏輯器件(和可編程邏輯器件)內(nèi)如何放置用于每一個邏輯功能的電路。例如，如果兩個計數(shù)器彼此相互作用，放置和布線工具162可以定位硬化可編程邏輯器件上的相鄰邏輯區(qū)域中的這些計數(shù)器，以便最小化互連延遲。放置和布線工具162有序地創(chuàng)建并且有效實(shí)現(xiàn)用于給定硬化可編程邏輯器件的邏輯設(shè)計。在已經(jīng)使用放置和布線工具162生成硬化可編程邏輯器件中的期望邏輯設(shè)計的實(shí)現(xiàn)之后，該設(shè)計的實(shí)現(xiàn)可以使用諸如時序仿真工具164的仿真工具測試。例如，時序仿真工具可以預(yù)測延遲時間(例如，預(yù)測信號時序特性)該延遲時間與經(jīng)過器件的某些信號路徑關(guān)聯(lián)。時序仿真工具可以被用來驗(yàn)證正在被測試的設(shè)計的特定實(shí)現(xiàn)不含有帶有延遲的信號路徑，該延遲在設(shè)計階段期間利用的限制之外。例如，時序仿真工具可以被用來確保最慢的數(shù)據(jù)路徑可以足夠快，以使最小期望時鐘速度和最小信號路徑延遲約束符合要求。時序仿真工具還可以檢查影響器件性能的用于潛在競爭條件或者其它條件的設(shè)計。時序仿真工具164可以包含一個或更多個時序模型，諸如時序模型166和時序模型168。舉例來說，時序模型166可以基于已經(jīng)被硬化以保持信號時序特性的可編程邏輯器件和硬化可編程邏輯器件(例如，其已經(jīng)被硬化以避免可編程邏輯器件的實(shí)現(xiàn)改變信號時序特性)。時序模型168可以基于硬化可編程邏輯器件，這些硬化可編程邏輯器件已經(jīng)按照不可保持信號時序特性的方式(例如，其中，裝載信號路徑的電路已被禁能或斷開連接，旁路路徑被用來將信號路徑短路等)被硬化。如果需要，時序仿真工具164可以包含多于兩個時序模型。另舉一個例子，時序模型166可以被用于在可編程邏輯器件上仿真信號時序，并且時序模型168可以被用來在諸如器件10的硬化可編程邏輯器件上仿真信號時序。在使用工具164進(jìn)行符合要求的測試之后，CAD工具150可以產(chǎn)生用于可編程邏輯器件172的可選配置數(shù)據(jù)170，并且可以生成用于制造包括邏輯設(shè)計的硬化集成電路的合適的輸出數(shù)據(jù)(諸如用于定制光刻掩模組的規(guī)范)(例如，工具150可以生成掩模組174)?？蛇x配置數(shù)據(jù)170可以被用來配置諸如器件172的可編程器件，以便測試特定定制電路設(shè)計。在使用配置數(shù)據(jù)170對可編程器件172進(jìn)行編程之后，可以使用可編程器件172施行測試和驗(yàn)證操作，以便驗(yàn)證配置數(shù)據(jù)170實(shí)施的定制電路設(shè)計的適當(dāng)操作?？蛇x反饋信息176可以由工具150的用戶和工具150使用，以便修改并改進(jìn)工具150產(chǎn)生的定制電路設(shè)計的實(shí)現(xiàn)(例如，根據(jù)需要，重新運(yùn)行工具152、158、工具160、工具162和/或工具164)。掩模組信息174(例如，用于制造包括邏輯設(shè)計的硬化集成電路的一個或更多個光刻掩模組的規(guī)范)可以由工具150產(chǎn)生。掩模組信息(例如，與特定定制邏輯設(shè)計關(guān)聯(lián)的定制制造掩模規(guī)范)以及通用掩模信息(例如，與硬化可編程邏輯器件關(guān)聯(lián)的通用制造掩模，其中硬化可編程邏輯器件可以最終實(shí)現(xiàn)各種不同的定制邏輯設(shè)計)可以由制造裝置178使用。最初，通用掩模(即，用于擴(kuò)散層和接觸層的掩模、下層金屬層以及下層通孔層)可以被用來形成部分已完成集成電路。這些部分已完成器件在存儲中可以以晶片形式保持(例如，以便在接收命令時完成，等)。如線179所示，當(dāng)期望形成已完成器件時，部分已完成器件(即，器件的介電疊層已經(jīng)被制造僅僅達(dá)到諸如M6和M7或其它金屬層的中間層的器件)可以被返回到制造裝置178。兩種類型的已完成器件可以被形成:電可編程器件類型，其可以通過裝載來自配置集成電路的配置數(shù)據(jù)而被定制；掩模編程器件類型，其可以通過使用掩模層而被定制，該掩模層限定定制硬連接鏈路(器件10)的期望圖案。線181示出:通過制造電可編程集成電路的剩余層，制造裝置178如何用來完成部分加工(finish)器件的生產(chǎn)。線183示出:通過制造硬化可編程集成電路的剩余層(掩模定制層)，制造裝置178如何用來完成部分加工器件的生產(chǎn)。因?yàn)槭褂孟嗤谀：拖嗤圃觳襟E來制造部分加工器件，所以在生產(chǎn)設(shè)施處不必備貨過量的庫存，并且可以最小化周轉(zhuǎn)時間。經(jīng)加工器件可以包含僅作為電可編程器件進(jìn)行操作的器件(S卩，包含裝載配置數(shù)據(jù)的可編程元件但不含定制掩模編程路徑的器件)。經(jīng)加工器件還可以包含僅作為定制掩模編程器件進(jìn)行操作的器件(即，包含定制掩模編程層和關(guān)聯(lián)的定制信號路徑而不含可編程存儲元件的器件，其中該可編程存儲元件裝載配置數(shù)據(jù)以用于控制關(guān)聯(lián)的傳輸晶體管和其它可編程邏輯的狀態(tài))。如果需要，可以通過將電可編程元件和硬連接(掩模編程的)路徑兩者合并到相同的器件來形成混合器件(例如，可以通過使用一個或多個定制掩模合并至少一些硬連接定制路徑，使用混合方法實(shí)現(xiàn)電可編程邏輯器件，并且通過將至少一些電可編程電路(諸如，裝載配置數(shù)據(jù)的存儲元件)合并到另外的掩模編程器件，可以實(shí)現(xiàn)掩模編程混合件)。圖18中示出生產(chǎn)硬化可編程邏輯器件(諸如圖4的器件10)所涉及的示例性步驟的流程圖。在步驟180中，諸如圖17的工具150的計算機(jī)輔助設(shè)計工具可以從用戶獲取定制邏輯設(shè)計(即，用戶設(shè)計)。根據(jù)圖17的有關(guān)描述，定制邏輯設(shè)計可以通過使用設(shè)計入口工具152提供。在可選步驟182中，諸如計算機(jī)輔助設(shè)計工具150的工具可以生成配置數(shù)據(jù)，當(dāng)該配置數(shù)據(jù)被裝載到可編程邏輯器件中的配置存儲器內(nèi)時，該配置數(shù)據(jù)配置可編程邏輯器件以實(shí)現(xiàn)步驟180中獲取的定制邏輯設(shè)計?？梢詼y試裝載配置存儲器的可編程邏輯器件以驗(yàn)證現(xiàn)實(shí)應(yīng)用中的定制邏輯設(shè)計的功能。通過第一合適的布置，步驟184可以在步驟182之后執(zhí)行。例如，如果需要生產(chǎn)硬化可編程器件10，其中該硬化可編程器件10實(shí)現(xiàn)定制邏輯設(shè)計，同時相對于在可編程邏輯器件中實(shí)現(xiàn)的定制邏輯設(shè)計的布置而保持定制邏輯設(shè)計的信號時序特性(例如，信號路徑延遲)，則在步驟184中，諸如計算機(jī)輔助設(shè)計工具150的工具可以識別未裝載信號路徑的未使用電路(例如，不影響信號時序特性的未使用電路)、裝載信號路徑的未使用電路(例如，影響信號時序特性的未使用電路)以及在實(shí)現(xiàn)定制邏輯設(shè)計中使用的電路。在步驟184之后，諸如計算機(jī)輔助設(shè)計工具150的工具可以在步驟186中生成定制掩模組(例如，針對定制邏輯設(shè)計定制的掩模組)。定制掩模組可以被用來在步驟196中生產(chǎn)實(shí)現(xiàn)定制邏輯設(shè)計的硬化可編程邏輯器件10。在步驟186中生成的定制掩?？梢源_保實(shí)現(xiàn)定制邏輯設(shè)計的硬化可編程邏輯器件10的信號時序特性，并且步驟186中生產(chǎn)的定制掩模將匹配可編程邏輯器件的信號時序特性，其中這些可編程邏輯器件用對應(yīng)于定制邏輯設(shè)計的配置數(shù)據(jù)(諸如，可選地在步驟182中生成的配置數(shù)據(jù))編程。通過第二合適的布置，步驟188可以在步驟182之后執(zhí)行。例如，如果需要在生產(chǎn)硬化可編程器件10的同時降低靜態(tài)功率，其中該硬化可編程器件10實(shí)現(xiàn)定制邏輯設(shè)計，并且同時相對于在可編程邏輯器件中實(shí)現(xiàn)的定制邏輯設(shè)計的布置而維持定制邏輯設(shè)計中的時序關(guān)鍵路徑的信號時序特性，則在步驟188中，諸如計算機(jī)輔助設(shè)計工具150的工具可以識別在定制邏輯設(shè)計中未使用的電路(即，未使用電路)、在定制邏輯設(shè)計中使用的電路(即，已使用電路)、時序關(guān)鍵路徑(例如，時序要求大于閾值的路徑)以及時序非關(guān)鍵路徑(例如，時序要求小于閾值的路徑)。在步驟188之后，在步驟190中，諸如計算機(jī)輔助設(shè)計工具150的工具可以生成定制掩模組(例如，針對定制邏輯設(shè)計定制的掩模組)。在步驟196中，定制掩模組可以被用來生產(chǎn)實(shí)現(xiàn)定制邏輯設(shè)計的硬化可編程邏輯器件10。步驟190中生成的定制掩?？梢源_保:硬化可編程邏輯器件10所實(shí)現(xiàn)的定制邏輯設(shè)計的時序關(guān)鍵路徑的信號時序特性將匹配使用可編程邏輯器件實(shí)現(xiàn)的定制邏輯設(shè)計的時序關(guān)鍵路徑的信號時序特性，其中該可編程邏輯器件用對應(yīng)于定制邏輯設(shè)計的配置數(shù)據(jù)進(jìn)行編程。舉例來說，步驟190中所生成的定制掩模可以確保:根據(jù)需要對裝載時序關(guān)鍵路徑的電路保持連接和保持供電以保持時序特性。根據(jù)需要，可以對未裝載時序關(guān)鍵路徑的電路、僅裝載時序非關(guān)鍵路徑的電路或者沒有裝載任何路徑的電路進(jìn)行斷開連接和/或禁能(即斷電)以降低功率消耗。通過第三合適的布置，步驟192可以在步驟182之后執(zhí)行。例如，如果需要相對于裝載有配置數(shù)據(jù)以實(shí)現(xiàn)定制邏輯設(shè)計的可編程邏輯器件，對實(shí)現(xiàn)定制邏輯設(shè)計的硬化器件10增加速度并且減少功耗，則在步驟192中，諸如計算機(jī)輔助設(shè)計工具150的工具可以識別在定制邏輯設(shè)計中未使用的電路(即，未被使用的電路)、在定制邏輯設(shè)計電路中使用的電路(即，已使用電路)和已使用和未使用路徑。在步驟192之后，在步驟194中，諸如計算機(jī)輔助設(shè)計工具150的工具可以生成定制掩模組(例如，針對定制邏輯設(shè)計定制的掩模組)。在步驟196中，定制掩模組可以被用來生產(chǎn)實(shí)現(xiàn)定制邏輯設(shè)計的硬化可編程邏輯器件10。在步驟194中所生成的定制掩模可以:禁能未使用電路；使能已使用電路；實(shí)現(xiàn)節(jié)能并且實(shí)現(xiàn)對于已使用路徑和未使用路徑的旁路措施。由于實(shí)現(xiàn)定制邏輯設(shè)計的硬化可編程邏輯器件10的信號時序特性可能不同于裝載有配置數(shù)據(jù)以實(shí)現(xiàn)定制邏輯設(shè)計的可編程邏輯器件的信號時序特性，所以工具150可以使用時序仿真工具164和諸如模型166的時序模型來仿真器件10的時序特性。在步驟196的生產(chǎn)操作期間，定制掩模和標(biāo)準(zhǔn)掩模(通用掩模)都可以被使用。通用掩?？梢员挥糜谛纬杉呻娐飞系南虏繉蛹?例如，第一組金屬和通孔層)。這些下部層級可由未硬化器件的產(chǎn)品系列(其通過將配置數(shù)據(jù)裝載到可編程存儲元件內(nèi)被電編程)和硬化器件的產(chǎn)品系列兩者使用。然后根據(jù)是需要制造電可編程邏輯器件還是掩模定制的可編程邏輯器件，使用不同的掩模來形成上部層級。兩種類型器件的下部層級將含有相同的層(例如，相同圖案化的金屬層和通孔層，相同圖案化的接觸圖案和擴(kuò)散圖案等)。當(dāng)生產(chǎn)商接收到實(shí)現(xiàn)給定定制邏輯設(shè)計的硬化器件的定單時，用于下部層級的掩模可以被用于形成硬化器件的下部層級，或者生產(chǎn)商可以從倉庫中取出經(jīng)部分制造的器件(例如，已經(jīng)使用用于下部層級的掩模生產(chǎn)，但是尚未使用用于其余上部層級的掩模進(jìn)一步處理的器件)。一旦具有下部層級的器件已經(jīng)被獲取(通過使用硬化和非硬化產(chǎn)品系列兩者所共用的下部層級掩模制造這些器件，或者通過從倉庫獲取這種器件)，可以使用用于給定定制邏輯設(shè)計的定制掩模(例如，使用步驟186、190和194中所生成的類型的掩模)來執(zhí)行生產(chǎn)操作以定制器件的上部層級。如果需要，步驟184、188、192和相關(guān)的步驟186、190和194的一些組合可以被執(zhí)行。圖18中所示的步驟僅是示例性的示例。如圖19的橫截面?zhèn)纫晥D中所示，硬化可編程器件10和可編程邏輯器件可以由諸如疊層200的電介質(zhì)疊層形成。電介質(zhì)疊層200含有互連布線結(jié)構(gòu)，該互連布線結(jié)構(gòu)傳送集成電路上(例如，在器件10上)的信號。電介質(zhì)疊層200可以被形成在集成電路襯底202的頂部。舉例來說，襯底202可以由晶體硅形成。晶體管、二極管以及其它有源器件可以從襯底202形成。通過使用電介質(zhì)疊層200的布線能力，信號在這些器件之間傳送。電介質(zhì)疊層200包含上部互連層204和多個下部互連層204。在圖19中，上部互連層被標(biāo)記為“M8”，因?yàn)橛脕硇纬蓤D19的電路的制造工藝可以使用八個金屬互連層204。這僅作為一個示例，并且器件10 —般可以包含任意數(shù)目的金屬互連層。下部金屬互連層204被標(biāo)記為M7、M6、…、Ml。如果需要，可以在標(biāo)記為“M8”的上部互連層之上形成諸如焊
盤金屬層的附加層。

在制造期間，金屬互連層可以被圖案化以形成導(dǎo)電布線路徑，這有時被稱為互連。這些路徑通常被用來互連集成電路上的器件，從而使得這些器件執(zhí)行期望的電路功能。通孔互連層206被用來形成短垂直導(dǎo)體(被稱為通孔)，這些短垂直導(dǎo)體被用來連接相鄰層中的互連。圖19中的通孔互連層206被標(biāo)記為V7、V6、…、VI。通孔互連層V7中的通孔可以被用來將M8層中的互連連接到M7層中的互連。類似地，Vl通孔層中的通孔可以被用來將M2互連互連到Ml互連。在金屬互連層204和通孔互連層206這兩層中，一些層構(gòu)成導(dǎo)電通路并且一些層是絕緣電介質(zhì)(即，氧化硅)。在金屬互連層204中，電介質(zhì)圍繞互連層。在通孔互連層206中，電介質(zhì)圍繞通孔。器件10可以包含與硅襯底202相鄰的多晶硅層208。層208可以被圖案化以形成晶體管柵極和其它器件結(jié)構(gòu)。接觸層210可以是通孔類型層，其中形成短垂直導(dǎo)體(例如，使用鎢插塞或者使用來自另一材料的插塞來形成)。接觸層210中的插塞被用來將層208中的圖案化多晶硅電連接到Ml金屬互連層中的圖案化金屬。如本文所述，可以使用通用制造掩模以及定制制造掩模來生產(chǎn)硬化可編程邏輯器件。在光刻生產(chǎn)步驟中，制造掩?？梢员挥糜趫D案化并且形成襯底202、多晶硅層208、接觸層210、金屬互連層204和通孔互連層206中的結(jié)構(gòu)。通常，每一個制造掩模被用來圖案化單個層。由于按實(shí)際情況從通用制造掩模形成電介質(zhì)疊層200中的許多層，因此減少了每個定制邏輯設(shè)計所需的定制制造掩模的數(shù)目?？梢孕纬赏ㄓ弥圃煅谀＃员阍谟不删幊唐骷?0的產(chǎn)品系列的生產(chǎn)中使用。雖然一旦硬化可編程器件10被生產(chǎn)后其每一個可以僅實(shí)現(xiàn)單個定制邏輯設(shè)計，但是實(shí)現(xiàn)不同的定制邏輯設(shè)計的硬化可編程器件10可以通過使用至少一些通用制造掩模生產(chǎn)，這些通用制造掩模對于產(chǎn)品系列中的硬化可編程器件來說是共用的(例如，不論該器件將最終實(shí)現(xiàn)哪個特定的定制邏輯設(shè)計)。因?yàn)橥ㄓ弥圃煅谀？梢员恢匦掠糜谏a(chǎn)實(shí)現(xiàn)不同的定制邏輯設(shè)計的硬化可編程器件10，所以可以降低用于生產(chǎn)硬化可編程器件的成本。在生產(chǎn)硬化可編程器件中所使用的制造掩模將最終實(shí)現(xiàn)至少兩種不同的定制邏輯設(shè)計，這在本文中可以被稱為通用制造掩模。除了通用制造掩模之外(或者代替通用制造掩模)，可以形成定制制造掩模，以便在實(shí)現(xiàn)特定的定制邏輯設(shè)計的硬化可編程器件10的生產(chǎn)中使用。在硬化可編程器件的生產(chǎn)中使用的制造掩模將最終僅實(shí)現(xiàn)單個定制邏輯設(shè)計，在本文中，這種制造掩模可以被稱作定制制造掩模。通過一種合適的布置，在硬化可編程器件10的產(chǎn)品系列的制作中使用的一些或全部通用制造掩模還可以被用于可編程邏輯器件的產(chǎn)品系列的制作。通過這種類型的布置，附加的通用制造掩?？梢员挥脕硗瓿稍谠摽删幊坍a(chǎn)品系列中的可編程邏輯器件的制作，而附加的定制(和可能附加的通用)制造掩?？梢员挥脕硗瓿稍谠撚不删幊坍a(chǎn)品系列中的硬化可編程邏輯器件(諸如，器件10)的制作?？梢栽O(shè)計通用制造掩模和定制制造掩模，從而使得通用制造掩模被用在硬化可編程器件諸如器件10 (和可編程邏輯器件)中的電介質(zhì)疊層200的下層上，而定制制造掩模被用在硬化可編程器件中的電介質(zhì)疊層200的上層上。因?yàn)橛糜陔娊橘|(zhì)疊層200的上層的制造掩模傾向于具有更大的光刻結(jié)構(gòu)，所以用于堆疊200的上層的制造掩模的制作成本低于用于堆疊200的下層的制造掩模的制作成本。通過生產(chǎn)定制層為更高層的器件10，可以降低生產(chǎn)成本。此外，可能需要花費(fèi)大量的時間以生產(chǎn)用于硬化可編程邏輯器件(諸如，器件10)或者用于可編程邏輯器件的單獨(dú)電介質(zhì)疊層。通過生產(chǎn)通用層為更低層的器件10，可以在定制層被制造之前開始生產(chǎn)硬化可編程邏輯器件的產(chǎn)品系列，其中該定制層使得該器件與實(shí)現(xiàn)單個定制邏輯設(shè)計的器件相區(qū)分(例如，因?yàn)樵谕ㄓ脤又蟛判枰ㄖ蒲谀＃蛟谟诏B層200通常被從下至上生產(chǎn))。此外，硬化器件(諸如器件10)的制作中所使用的一些或全部通用制造掩模還被用在可編程邏輯器件的產(chǎn)品系列的制作中，在上述布置中，硬化器件和可編程邏輯器件的初始生產(chǎn)可以是相同的，從而使得在確定是要生產(chǎn)硬化器件還是要生產(chǎn)可編程邏輯器件之前，就可以開始進(jìn)行生產(chǎn)。這些類型的布置可以允許在生產(chǎn)硬化器件(諸如器件10)和可編程邏輯器件中的快速周轉(zhuǎn)時間，這是因?yàn)樵谧龀稣谏a(chǎn)什么的最后決定之前，就可以生產(chǎn)共同“起始”的電介質(zhì)疊層。如圖20中所示，諸如器件10的硬化可編程邏輯器件可以在各種操作模式中進(jìn)行操作。當(dāng)對諸如硬化可編程邏輯器件10和可編程邏輯器件的器件加電時(如步驟212所示)，器件可以進(jìn)入初始化階段214。在初始化階段214中，初始化電路(例如，初始化狀態(tài)機(jī))可以將信號施加到器件中的電路(例如，邏輯、寄存器、存儲元件、晶體管等)，用于確保該電路是靜態(tài)的而不引起爭用(例如，過量電流消耗)。在初始化時間的某段時段之后，可編程邏輯器件和硬化可編程邏輯器件可以進(jìn)入配置階段218，其中硬化可編程邏輯器件還包括沒有被硬化的(S卩，硬連接的)至少一些配置存儲器單元20。在配置階段218中，內(nèi)部編程電路(例如，配置狀態(tài)機(jī))從外部配置存儲器(例如圖2的存儲器1022)接收配置數(shù)據(jù)并且將配置數(shù)據(jù)載入配置存儲元件。如果器件是僅包含硬連接的配置存儲元件的硬化可編程邏輯器件(例如，沒有一個器件的配置存儲元件需要裝載配置)，則配置階段218被繞開，如虛線216所示。
在配置數(shù)據(jù)被裝載到配置存儲元件上之后，或者在初始化階段214之后，當(dāng)配置模式218被繞開時，這些器件可以進(jìn)入啟動模式220。在啟動模式220中，在初始化階段214施加的信號用于確保電路是靜態(tài)的并且不會引起爭用，這些信號可以被釋放從而使得器件的電路可以開始操作。在啟動模式220之后，器件可以進(jìn)入用戶模式222，在用戶模式222中，這些器件實(shí)現(xiàn)特定的定制邏輯器件。如線224所示，如果需要，器件可以被復(fù)位或者重新配置。舉例來說，器件可以是具有非硬化配置存儲元件的硬化可編程邏輯器件，當(dāng)檢測到已裝載的配置數(shù)據(jù)缺損時，這些非硬化配置存儲元件可以被重新配置以從外部存儲器重新裝載配置數(shù)據(jù)。根據(jù)一個實(shí)施例，提供一種方法，其包含:利用給定的光刻掩模組制造部分加工集成電路；利用至少第一附加光刻掩模完成第一組部分加工集成電路的制造，以形成電可編程集成電路；以及利用至少第二附加光刻掩模完成第二組部分加工集成電路的制造，以形成掩模編程集成電路。根據(jù)另一實(shí)施例，完成第一組部分加工集成電路的制造包括生產(chǎn)可編程邏輯器件集成電路，該可編程邏輯器件集成電路不含定制掩模編程路徑。根據(jù)另一實(shí)施例，完成第二組部分加工集成電路的制造包括生產(chǎn)定制掩模編程集成電路，該定制掩模編程集成電路不含電可編程配置存儲元件。根據(jù)另一實(shí)施例，完成第二組部分加工集成電路的制造包括形成至少一個硬連接旁路路徑，該硬連接旁路路徑旁路/繞開所述部分加工集成電路中的至少一個晶體管。根據(jù)另一實(shí)施例，該方法還包含，在給定的集成電路設(shè)計中，識別哪些晶體管與時序特性的變化是可接受的路徑關(guān)聯(lián)，該時序特性的變化起因于在掩模編程集成電路中而不是在電可編程集成電路中實(shí)現(xiàn)給定集成電路設(shè)計，其中形成硬連接旁路路徑包括旁路至少一個被識別的晶體管。根據(jù)另一實(shí)施例，完成第二組部分加工集成電路的制造包括使用第二附加光刻掩模形成在存儲元件中接地電源端和正電源端之間的至少一個定制硬連接路徑。根據(jù)另一實(shí)施例，完成第二組部分加工集成電路的制造包括使用第二附加光刻掩模形成旁路至少部分電平轉(zhuǎn)換器的至少一個定制硬連接路徑。根據(jù)另一實(shí)施例，完成第二組部分加工集成電路的制造包括使用第二附加光刻掩模形成旁路復(fù)用器中的至少一個晶體管的至少一個定制硬連接路徑。根據(jù)另一實(shí)施例，完成第二組部分加工集成電路的制造包括使用第二附加光刻掩模將至少一個存儲元件輸出端直接連接到電源端。根據(jù)另一實(shí)施例，完成第一組部分加工集成電路的制造包括在每個電可編程集成電路中形成可編程元件和可編程邏輯，其中每個電可編程集成電路中的可編程元件可用于裝載配置數(shù)據(jù)，并且可用于產(chǎn)生控制信號，該控制信號配置在該電可編程集成電路中的可編程邏輯。根據(jù)另一實(shí)施例，該方法還包含利用至少第三附加光刻掩模完成第三組部分加工集成電路的制造，以形成包含電可編程元件和掩模編程元件的混合集成電路。根據(jù)一個實(shí)施例，一種生產(chǎn)可編程器件和硬化器件的方法包含:針對每一個可編程器件和每一個硬化器件，在集成電路中形成第一多個圖案化金屬層和圖案化通孔層，其中可編程器件中的每一個中的第一多個金屬層和通孔層與硬化器件中的每一個中的第一多個金屬層和通孔層相同；針對每一個可編程器件，在集成電路中形成第二多個金屬層和通孔層；以及針對每一個硬化器件，在集成電路中形成第三多個金屬層和通孔層。根據(jù)另一實(shí)施例，硬化器件被硬連接以實(shí)現(xiàn)給定的定制邏輯設(shè)計，并且當(dāng)可編程器件被配置有給定的配置數(shù)據(jù)組時，該可編程器件實(shí)現(xiàn)給定的定制邏輯設(shè)計。根據(jù)另一實(shí)施例，硬化器件實(shí)現(xiàn)來自多個定制邏輯設(shè)計的給定定制邏輯設(shè)計，并且第三多個金屬層和通孔層對于該給定定制邏輯設(shè)計是獨(dú)特的。根據(jù)另一實(shí)施例，可編程器件中的每一個能夠?qū)崿F(xiàn)多個定制邏輯設(shè)計中的任何一個，第一多個金屬層和通孔層以及第二多個金屬層和通孔層與多個定制邏輯設(shè)計中的全部定制邏輯設(shè)計關(guān)聯(lián)，硬化器件與多個定制邏輯設(shè)計中的給定定制邏輯設(shè)計關(guān)聯(lián)，第三多個金屬層和通孔層與定制邏輯設(shè)計關(guān)聯(lián)，并且第三多個金屬層和通孔層與多個定制邏輯設(shè)計中的任何其它定制邏輯設(shè)計不關(guān)聯(lián)。根據(jù)一個實(shí)施例，一種集成電路上的電路包含多個存儲元件和定制掩模編程硬連接路徑，該定制掩模編程硬連接路徑對多個存儲元件永久地斷電。根據(jù)另一實(shí)施例，存儲元件中的每一個包括第一反相器電路和第二反相器電路，其中在存儲元件中的每一個中，第一反相器電路和第二反相器電路具有被硬連接到接地電源線的接地電源端，并具有被硬連接到接地電源線的正電源端。根據(jù)另一實(shí)施例，存儲元件中的每一個包含輸出節(jié)點(diǎn)和導(dǎo)電路徑，其中在第一多個存儲元件中，導(dǎo)電路徑將輸出節(jié)點(diǎn)連接到接地電源線，并且，其中在第二多個存儲元件中，導(dǎo)電路徑將輸出節(jié)點(diǎn)連接到正電源線。根據(jù)另一實(shí)施例，該電路還包含具有柵極端的多個傳輸晶體管，其中柵極端中的每一個被連接到存儲元件輸出節(jié)點(diǎn)的各自一個。根據(jù)另一實(shí)施例，該電路還包含多對第一電路和第二電路，其中，在第一電路和第二電路對的各自一個中，每個傳輸晶體管具有被連接到第一電路的源極端和被連接到第二電路的漏極端。根據(jù)另一實(shí)施例，提供了實(shí)現(xiàn)給定定制邏輯設(shè)計的電路，其包含帶有輸出、多個輸入和具有柵極端的多個晶體管的至少一個復(fù)用器，其中多個輸入的所選輸入被耦合到該輸出，其中，至少一個晶體管的柵極端被硬連接到接地電源線。根據(jù)另一實(shí)施例,所選輸入和輸出之間存在信號路徑，晶體管的至少一個是第一晶體管，該第一晶體管具有:被直接連接到信號路徑的第一源極漏極端；未被直接連接到信號路徑的第二源極漏極端，并且晶體管的至少一個是第二晶體管，該第二晶體管具有:被直接連接到第一晶體管的第二源極漏極端的第一源極漏極端；未被直接連接到信號路徑的第二源極漏極端。根據(jù)另一實(shí)施例，復(fù)用器在第二晶體管的第一源極漏極端和第一晶體管的第二源極漏極端之間不具有閉合的導(dǎo)電電路。根據(jù)另一實(shí)施例，復(fù)用器在第一晶體管的第一源極漏極端和信號路徑之間具有閉合的導(dǎo)電電路。根據(jù)另一實(shí)施例，復(fù)用器在第一晶體管的第一源極漏極端和信號路徑之間不具有閉合的導(dǎo)電電路。
根據(jù)另一實(shí)施例，電路還包含:將所選輸入連接到輸出而不經(jīng)過任何晶體管的導(dǎo)電路徑。根據(jù)一個實(shí)施例，提供一種電路，其包含:電平轉(zhuǎn)換電路，該電平轉(zhuǎn)換電路被配置以將在輸入節(jié)點(diǎn)上接收到的第一邏輯高電壓的信號轉(zhuǎn)換為在輸出路徑上的第二邏輯高電壓，其中第一電壓與第二電壓相等；以及定制掩模編程硬連接旁路路徑，該定制的掩模編程硬連接旁路路徑將電平轉(zhuǎn)換電路旁路并且將輸入節(jié)點(diǎn)連接到輸出節(jié)點(diǎn)。根據(jù)另一實(shí)施例，電平轉(zhuǎn)換電路包含連接到接地電源線的至少一個接地電源節(jié)點(diǎn)，以及連接到接地電源線的至少一個正電源節(jié)點(diǎn)。根據(jù)另一實(shí)施例，電平轉(zhuǎn)換電路包含:第一對晶體管，其包含在正電源節(jié)點(diǎn)和接地電源節(jié)點(diǎn)之間串聯(lián)連接的第一 P溝道晶體管和第一 η溝道晶體管，其中該正電源節(jié)點(diǎn)被連接到接地電源線，該接地電源節(jié)點(diǎn)被連接到接地電源線；以及第二對晶體管，其包含在正電源節(jié)點(diǎn)和接地電源節(jié)點(diǎn)之間串聯(lián)連接的第二 P溝道晶體管和第二 η溝道晶體管，其中該正電源節(jié)點(diǎn)被連接到接地電源線，該接地電源節(jié)點(diǎn)被連接到接地電源線。根據(jù)另一實(shí)施例，電平轉(zhuǎn)換電路包括至少一個反相器，該至少一個反相器具有連接到接地電源線的接地電源節(jié)點(diǎn)和連接到接地電源線的正電源節(jié)點(diǎn)。根據(jù)一個實(shí)施例，一種將通過使用給定的配置數(shù)據(jù)組在可編程器件上實(shí)現(xiàn)的給定定制邏輯設(shè)計轉(zhuǎn)換到用于生產(chǎn)實(shí)現(xiàn)給定定制邏輯設(shè)計的硬化器件的定制制造掩模的方法，其中該給定定制邏輯設(shè)計包含多個路徑，多個路徑的每一個包含至少一個晶體管，并且多個路徑中的每一個輸送信號，其中該方法包含:識別哪些晶體管與信號的時序特性變化是可接受的路徑關(guān)聯(lián)，該信號的時序特性變化起因于在硬化器件中而不是在可編程器件中實(shí)現(xiàn)給定定制邏輯設(shè)計；以及生成針對實(shí)現(xiàn)給定定制邏輯設(shè)計的硬化器件的至少一個定制制造掩模，其中定制制造掩模包含多個硬連接旁路路徑，該多個硬連接旁路路徑中的每一個旁路至少一個被識別的晶體管。根據(jù)一個實(shí)施例，提供一種方法，該方法包含:利用給定的光刻掩模組制造部分加工集成電路；利用至少第一附加光刻掩模完成第一組部分加工集成電路的制造，以形成電可編程集成電路；以及利用至少第二附加光刻掩模完成第二組部分加工集成電路的制造，以形成包含電可編程元件和掩模編程元件的混合集成電路。根據(jù)另一實(shí)施例，完成第二組部分加工集成電路的制造包括:在混合集成電路中的每一個中，形成可編程元件和可編程邏輯，其中混合集成電路中的每一個中的可編程元件可操作以被裝載配置數(shù)據(jù)，并且可操作以產(chǎn)生控制信號，該控制信號配置該混合集成電路中的所述可編程邏輯。根據(jù)另一實(shí)施例，完成第二組部分加工集成電路的制造包括:在混合集成電路中的每一個中，形成至少一個硬連接旁路路徑，該至少一個硬連接旁路路徑可操作以旁路混合集成電路中的至少一個晶體管。根據(jù)另一實(shí)施例，完成第二組部分加工集成電路的制造包括:在混合集成電路的每一個中，形成可編程元件和可編程邏輯，其中混合集成電路的每一個中的可編程元件可操作以被裝載配置數(shù)據(jù)，并且可操作以產(chǎn)生控制信號，所述控制信號配置混合集成電路中的可編程邏輯；以及在混合集成電路的每一個中，形成至少一個硬連接旁路路徑，該至少一個硬連接旁路路徑可操作以旁路混合集成電路中的至少一個晶體管。
根據(jù)另一實(shí)施例，提供一種方法，該方法包含:利用給定的光刻掩模組制造部分加工集成電路；利用至少第一附加光刻掩模完成第一組部分加工集成電路的制造，以形成掩模編程集成電路；以及利用至少第二附加光刻掩模完成第二組部分加工集成電路的制造，以形成包含電可編程元件和掩模編程元件的混合集成電路。根據(jù)另一實(shí)施例，完成第一組部分加工集成電路的制造包括:在掩模編程集成電路中的每一個中，形成至少一個硬連接旁路路徑，該硬連接旁路路徑可操作以旁路該掩模編程集成電路中的至少一個晶體管；以及完成第二組部分加工集成電路的制造包括:在混合集成電路中的每一個中形成至少一個硬連接旁路路徑，該硬連接旁路路徑可操作以旁路該混合集成電路中的至少一個晶體管。根據(jù)另一實(shí)施例，完成第二組部分加工集成電路的制造包含:在混合集成電路中的每一個中，形成可編程元件和可編程邏輯，其中混合集成電路的每一個中的可編程元件可操作以被裝載配置數(shù)據(jù)，并且可操作以產(chǎn)生控制信號，該控制信號配置該混合集成電路中的可編程邏輯。根據(jù)另一實(shí)施例，完成第一組部分加工集成電路的制造包含:使用第一附加光刻掩模，在掩模編程集成電路的每一個中，將至少一個存儲元件輸出端直接連接到電源端。根據(jù)另一實(shí)施例，完成第二組部分加工集成電路的制造包括:使用第二附加光刻掩模，在混合集成電路的每一個中，將至少一個存儲元件輸出端直接連接到電源端。上述內(nèi)容僅是的本發(fā)明原理的示例說明，并且本領(lǐng)域技術(shù)人員在不脫離本發(fā)明范圍和精神的情況下可以做出各種修改?？梢詥为?dú)地或者以任何組合方式實(shí)現(xiàn)上述實(shí)施例。
權(quán)利要求
1.一種方法，其包括: 利用給定的光刻掩模組制造部分加工集成電路； 利用至少第一附加光刻掩模完成第一組所述部分加工集成電路的制造，以形成電可編程集成電路；以及 利用至少第二附加光刻掩模完成第二組所述部分加工集成電路的制造，以形成掩模編程集成電路。
2.根據(jù)權(quán)利要求1所限定的方法，其中完成第一組所述部分加工集成電路的制造包括生產(chǎn)可編程邏輯器件集成電路，所述可編程邏輯器件集成電路不含定制的掩模編程路徑。
3.根據(jù)權(quán)利要求1所限定的方法，其中完成第二組所述部分加工集成電路的制造包括生產(chǎn)定制的掩模編程集成電路，所述定制的掩模編程集成電路不含電可編程配置存儲元件。
4.根據(jù)權(quán)利要求1所限定的方法，其中完成第二組所述部分加工集成電路的制造包括形成至少一個硬連接旁路路徑，所述硬連接旁路路徑旁路所述部分加工集成電路中的至少一個晶體管。
5.根據(jù)權(quán)利要求4所限定的方法，其還包括: 在給定的集成電路設(shè)計中，識別哪些晶體管與時序特性變化是可接受的路徑關(guān)聯(lián)，所述時序特性變化起因于在所述掩模編程集成電路中而不是在所述電可編程集成電路中實(shí)現(xiàn)所述給定的集成電路設(shè)計，其中形成所述硬連接旁路路徑包括旁路被識別的晶體管中的至少一個。
6.根據(jù)權(quán)利要求1所限定的方法，其中完成第二組所述部分加工集成電路的制造包括:使用所述第二附加光刻掩模在存儲元件中形成接地電源端和正電源端之間的至少一個定制硬連接路徑。
7.根據(jù)權(quán)利要求1所限定的方法，其中完成第二組所述部分加工集成電路的制造包括使用所述第二附加光刻掩模形成將至少部分電平轉(zhuǎn)換器旁路的至少一個定制硬連接路徑。
8.根據(jù)權(quán)利要求1所限定的方法，其中完成第二組所述部分加工集成電路的制造包括使用所述第二附加光刻掩模形成將復(fù)用器中的至少一個晶體管旁路的至少一個定制硬連接路徑。
9.根據(jù)權(quán)利要求1所限定的方法，其中完成第二組所述部分加工集成電路的制造包括使用所述第二附加光刻掩模將至少一個存儲元件輸出端直接連接到電源端。
10.根據(jù)權(quán)利要求1所限定的方法，其中完成第一組所述部分加工集成電路的制造包括在所述電可編程集成電路的每一個中形成可編程元件和可編程邏輯，其中所述電可編程集成電路的每一個中的所述可編程元件可操作以被裝載配置數(shù)據(jù)，并且可操作以產(chǎn)生控制信號，所述控制信號配置所述電可編程集成電路中的所述可編程邏輯。
11.根據(jù)權(quán)利要求1所限定的方法，其還包括: 利用至少第三附加光刻掩模完成第三組所述部分加工集成電路的制造，以形成包含電可編程元件和掩模編程元件的混合集成電路。
12.—種生產(chǎn)可編程器件和硬化器件的方法，所述方法包括: 針對每一個可編程器件和每一個硬化器件，在集成電路中形成第一多個圖案化金屬層和圖案化通孔層， 其中所述可編程器件的每一個中的所述第一多個金屬層和通孔層與所述硬化器件的每一個中的所述第一多個金屬層和通孔層相同； 針對每一個可編程器件，在所述集成電路中形成第二多個金屬層和通孔層:以及 針對每一個硬化器件，在所述集成電路中形成第三多個金屬層和通孔層。
13.根據(jù)權(quán)利要求12中所限定的方法，其中所述硬化器件被硬連接以實(shí)現(xiàn)給定定制邏輯設(shè)計，其中當(dāng)所述可編程器件被配置有給定的配置數(shù)據(jù)組時，所述可編程器件實(shí)現(xiàn)所述給定定制邏輯設(shè)計。
14.根據(jù)權(quán)利要求12中所限定的方法，其中所述硬化器件實(shí)現(xiàn)來自多個定制邏輯設(shè)計的給定定制邏輯設(shè)計，并且其中所述第三多個金屬層和通孔層對于所述給定定制邏輯設(shè)計是獨(dú)特的。
15.根據(jù)權(quán)利要求12中所限定的方法，其中所述可編程器件中的每一個能夠?qū)崿F(xiàn)多個定制邏輯設(shè)計中的任何一個，其中所述第一多個金屬層和通孔層以及所述第二多個金屬層和通孔層與所述多個定制邏輯設(shè)計中的全部所述定制邏輯設(shè)計關(guān)聯(lián)，其中所述硬化器件與所述多個定制邏輯設(shè)計中的給定定制邏輯設(shè)計關(guān)聯(lián)，并且其中所述第三多個金屬層和通孔層與所述給定定制邏輯設(shè)計關(guān)聯(lián)并且與所述多個定制邏輯設(shè)計中的任何其它定制邏輯設(shè)計不關(guān)聯(lián)。
16.一種集成電路上的電路，其包括: 多個存儲元件；以及 定制掩模編程硬連接路徑，其對所述多個存儲元件永久斷電。
17.根據(jù)權(quán) 利要求16中所限定的電路，其中所述存儲元件中的每一個包括第一反相器電路和第二反相器電路，并且其中在所述存儲元件的每一個中，所述第一反相器電路和所述第二反相器電路具有被硬連接到接地電源線的接地電源端，并具有被硬連接到所述接地電源線的正電源端。
18.根據(jù)權(quán)利要求17中所限定的電路，其中所述存儲元件的每一個包含輸出節(jié)點(diǎn)和導(dǎo)電路徑，其中在第一多個所述存儲元件中，所述導(dǎo)電路徑將所述輸出節(jié)點(diǎn)連接到所述接地電源線，并且其中在第二多個所述存儲元件中，所述導(dǎo)電路徑將所述輸出節(jié)點(diǎn)連接到正電源線。
19.根據(jù)權(quán)利要求18中所限定的電路，其還包括: 具有柵極端的多個傳輸晶體管，其中所述柵極端的每一個連接到所述存儲元件的所述輸出節(jié)點(diǎn)的相應(yīng)一個。
20.根據(jù)權(quán)利要求19中所限定的電路，其還包括: 多對第一電路和第二電路，其中，在所述多對第一電路和第二電路中的相應(yīng)一個中，所述傳輸晶體管的每一個具有連接到所述第一電路的源極端和連接到所述第二電路的漏極端。
21.實(shí)現(xiàn)給定的定制邏輯設(shè)計的電路，其包括: 至少一個復(fù)用器，其具有:輸出、多個輸入和具有柵極端的多個晶體管，其中多個輸入的所選輸入被耦合到所述輸出，并且其中至少一個所述晶體管的所述柵極端被硬連接到接地電源線。
22.根據(jù)權(quán)利要求21中所限定的電路，其中在所述所選輸入和所述輸出之間存在信號路徑，其中所述晶體管的至少一個是第一晶體管，所述第一晶體管具有直接連接到所述信號路徑的第一源極漏極端和未直接連接到所述信號路徑的第二源極漏極端，其中所述晶體管的至少一個是第二晶體管，所述第二晶體管具有直接連接到所述第一晶體管的所述第二源極漏極端的第一源極漏極端和未直接連接到所述信號路徑的第二源極漏極端。
23.根據(jù)權(quán)利要求22中所限定的電路，其中所述復(fù)用器在所述第二晶體管的所述第一源極漏極端和所述第一晶體管的所述第二源極漏極端之間不具有閉合的導(dǎo)電電路。
24.根據(jù)權(quán)利要求23中所限定的電路，其中所述復(fù)用器在所述第一晶體管的所述第一源極漏極端和所述信號路徑之間具有閉合的導(dǎo)電電路。
25.根據(jù)權(quán)利要求23中所限定的電路，其中所述復(fù)用器在所述第一晶體管的所述第一源極漏極端和所述信號路徑之間不具有閉合的導(dǎo)電電路。
26.根據(jù)權(quán)利要求21中所限定的電路，其還包括: 將所述所選輸入連接到所述輸出而不經(jīng)過任何所述晶體管的導(dǎo)電路徑。
27.—種電路 ，其包括: 電平轉(zhuǎn)換電路，其被配置以將在輸入節(jié)點(diǎn)上接收到的在第一邏輯高電壓的信號轉(zhuǎn)換為在輸出路徑上的第二邏輯高電壓，其中所述第一電壓與所述第二電壓相等；以及 定制掩模編程硬連接旁路路徑，其將所述電平轉(zhuǎn)換電路旁路并且將所述輸入節(jié)點(diǎn)連接到所述輸出節(jié)點(diǎn)。
28.根據(jù)權(quán)利要求27中所限定的電路，其中所述電平轉(zhuǎn)換電路包括連接到接地電源線的至少一個接地電源節(jié)點(diǎn)，以及連接到所述接地電源線的至少一個正電源節(jié)點(diǎn)。
29.根據(jù)權(quán)利要求28中所限定的電路，其中所述電平轉(zhuǎn)換電路包括: 第一對晶體管，其包含被串聯(lián)連接在所述正電源節(jié)點(diǎn)和所述接地電源節(jié)點(diǎn)之間的第一P溝道晶體管和第一 n溝道晶體管，所述正電源節(jié)點(diǎn)連接到所述接地電源線，所述接地電源節(jié)點(diǎn)連接到所述接地電源線；以及 第二對晶體管，其包含被串聯(lián)連接在所述正電源節(jié)點(diǎn)和所述接地電源節(jié)點(diǎn)之間的第二P溝道晶體管和第二 n溝道晶體管，所述正電源節(jié)點(diǎn)連接到所述接地電源線，所述接地電源節(jié)點(diǎn)連接到所述接地電源線。
30.根據(jù)權(quán)利要求29中所限定的電路，其中所述電平轉(zhuǎn)換電路包括至少一個反相器，所述反相器具有連接到所述接地電源線的接地電源節(jié)點(diǎn)和連接到所述接地電源線的正電源節(jié)點(diǎn)。
31.一種用于將通過使用給定的配置數(shù)據(jù)組在可編程器件上實(shí)現(xiàn)的給定定制邏輯設(shè)計轉(zhuǎn)換到用于生產(chǎn)實(shí)現(xiàn)所述給定定制邏輯設(shè)計的硬化器件的定制制造掩模的方法，其中所述給定定制邏輯設(shè)計包含多個路徑，所述多個路徑的每一個包含至少一個晶體管，并且所述多個路徑的每一個傳送信號，所述方法包括: 識別哪些晶體管與信號的時序特性變化是可接受的路徑關(guān)聯(lián)，該信號的時序特性變化起因于在所述硬化器件中而不是在所述可編程器件中實(shí)現(xiàn)所述給定定制邏輯設(shè)計；以及 生成針對實(shí)現(xiàn)所述給定定制邏輯設(shè)計的硬化器件的至少一個定制制造掩模，其中所述定制制造掩模包含多個硬連接旁路路徑，所述多個硬連接旁路路徑中的每一個旁路至少一個被識別的晶體管。
32.—種方法,其包括: 利用給定的光刻掩模組制造部分加工集成電路；利用至少第一附加光刻掩模完成第一組所述部分加工集成電路的制造，以形成電可編程集成電路；以及 利用至少第二附加光刻掩模完成第二組所述部分加工集成電路的制造，以形成包含電可編程元件和掩模編程元件的混合集成電路。
33.根據(jù)權(quán)利要求32中所限定的方法，其中完成第二組所述部分加工集成電路的制造包括: 在所述混合集成電路的每一個中，形成可編程元件和可編程邏輯，其中所述混合集成電路的每一個中的所述可編程元件可操作以被裝載配置數(shù)據(jù)，并且可操作以產(chǎn)生控制信號，所述控制信號配置所述混合集成電路中的所述可編程邏輯。
34.根據(jù)權(quán)利要求32中所限定的方法，其中完成第二組所述部分加工集成電路的制造包括: 在所述混合集成電路的每一個中，形成至少一個硬連接旁路路徑，所述至少一個硬連接旁路路徑可操作以旁路所述混合集成電路中的至少一個晶體管。
35.根據(jù)權(quán)利要求32中所限定的方法，其中完成第二組所述部分加工集成電路的制造包括: 在所述混合集成電路的每一個中，形成可編程元件和可編程邏輯，其中所述混合集成電路的每一個中的所述可編程元件可操作以被裝載配置數(shù)據(jù)并且可操作以產(chǎn)生控制信號，所述控制信號配置所述混合集成電路中的所述可編程邏輯；以及 在所述混合集成電路的每一個中，形成至少一個硬連接旁路路徑，所述至少一個硬連接旁路路徑可操作以旁路所述混合集成電路中的至少一個晶體管。
36.一種方法,其包括: 利用給定的光刻掩模組制造部分加工集成電路； 利用至少第一附加光刻掩模完成第一組所述部分加工集成電路的制造，以形成掩模編程集成電路；以及 利用至少第二附加光刻掩模完成第二組所述部分加工集成電路的制造，以形成包含電可編程元件和掩模編程元件的混合集成電路。
37.根據(jù)權(quán)利要求36中所限定的方法，其中: 完成第一組所述部分加工集成電路的制造包括: 在所述掩模編程集成電路的每一個中，形成至少一個硬連接旁路路徑，所述硬連接旁路路徑可操作以旁路所述掩模編程集成電路中的至少一個晶體管；以及 完成弟~■組所述部分加工集成電路的制造，包括: 在所述混合集成電路的每一個中形成至少一個硬連接旁路路徑，所述硬連接旁路路徑可操作以旁路所述混合集成電路中的至少一個晶體管。
38.根據(jù)權(quán)利要求36中所限定的方法，其中完成第二組所述部分加工集成電路的制造包括: 在所述混合集成電路的每一個中，形成可編程元件和可編程邏輯，其中所述混合集成電路的每一個中的所述可編程元件可操作以被裝載配置數(shù)據(jù)并且可操作以產(chǎn)生控制信號，所述控制信號配置所述混合集成電路中的所述可編程邏輯。
39.根據(jù)權(quán)利要求36中所限定的方法，其中完成第一組所述部分加工集成電路的制造包括:使用所述第一附加光刻掩模，在所述掩模編程集成電路的每一個中，將至少一個存儲元件輸出端直接連接到電源端。
40.根據(jù)權(quán)利要求39中所限定的方法，其中完成第二組所述部分加工集成電路的制造包括:使用所述第二附加光刻掩模，在所述混合集成電路的每一個中，將至少一個存儲元件輸出端直接連接 到電源端。
全文摘要
硬化可編程邏輯器件被提供有可編程電路?？删幊屉娐房梢员挥策B接以實(shí)現(xiàn)定制邏輯電路。通用制造掩?？梢员挥脕硇纬煽删幊屉娐?，并且可以被用在硬化可編程邏輯器件的產(chǎn)品系列的生產(chǎn)中，硬化可編程邏輯器件中的每一個可以實(shí)現(xiàn)不同的定制邏輯電路。定制制造掩?？梢员挥脕碛策B接可編程電路，以實(shí)現(xiàn)專用的定制邏輯電路?？删幊屉娐房梢员挥策B接，從而使得實(shí)現(xiàn)定制邏輯電路的硬化可編程邏輯器件的信號時序特性可以匹配使用配置數(shù)據(jù)實(shí)現(xiàn)相同定制邏輯電路的可編程邏輯器件的信號時序特性。
文檔編號G06F9/06GK103155414SQ201180048329
公開日2013年6月12日 申請日期2011年8月2日 優(yōu)先權(quán)日2010年8月6日
發(fā)明者A·L·李, J·T·瓦特 申請人:阿爾特拉公司