專利名稱：電子裝置、經(jīng)由至少一總線來存取多個(gè)芯片的控制器以及經(jīng)由至少一總線以存取多個(gè)芯 ...的制作方法
電子裝置、經(jīng)由至少一總線來存取多個(gè)芯片的控制器以及經(jīng)由至少一總線以存取多個(gè)芯片的方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種電子儲(chǔ)存裝置，尤指一種具有多種數(shù)據(jù)傳輸配置的電子裝置、經(jīng)由至少一總線來存取多個(gè)芯片的控制器以及經(jīng)由至少一總線以存取多個(gè)芯片的方法。
背景技術(shù)：
在傳統(tǒng)的閃存中，閃存控制器通過總線同時(shí)傳送命令信號(hào)、地址信號(hào)以及所需儲(chǔ)存的數(shù)據(jù)至閃存芯片中，并對(duì)閃存芯片進(jìn)行存取，然而，因?yàn)榭偩€需要同時(shí)傳送命令信號(hào)、 地址信號(hào)以及所需儲(chǔ)存的數(shù)據(jù)，故總線中的多條數(shù)據(jù)線并無法隨意交換所需傳送的信號(hào)。 詳細(xì)來說，請(qǐng)參考圖1，圖1為現(xiàn)有閃存控制器102通過一總線103連接至多個(gè)閃存芯片 104、106的示意圖。如圖1所示，閃存控制器102的接腳Dtl D7必需要分別連接至閃存芯片104、106的接腳Dtl D7,閃存芯片104、106才能正確地接收來自閃存控制器102的信號(hào)， 而不能夠?qū)⒖偩€103中的數(shù)據(jù)線隨意交換連接(例如將閃存控制器102的接腳Dtl連接至閃存芯片104的接腳D4,并將閃存控制器102的接腳D4連接至閃存芯片104的接腳Dtl…等等)。如此一來，因?yàn)殚W存控制器102的接腳Dtl D7與閃存芯片104、106的接腳Dtl D7必需確實(shí)一一對(duì)應(yīng)連接，會(huì)造成在電路板布局上的不便，亦即可能需要使用較多層的電路板或是在電路板上需要較多的接孔(via hole)以及復(fù)雜的繞線，造成設(shè)計(jì)與制造上成本的增加。

發(fā)明內(nèi)容因此，本發(fā)明的目的之一在于提供一種具有多種數(shù)據(jù)傳輸配置的電子裝置、經(jīng)由至少一總線來存取多個(gè)芯片的控制器以及經(jīng)由至少一總線以存取多個(gè)芯片的方法，其可以有效地降低電路板布局上的復(fù)雜度，并降低電路板在設(shè)計(jì)與制造上的成本，以解決上述的問題。依據(jù)本發(fā)明的一實(shí)施例，一電子裝置包含有多個(gè)芯片、至少一總線以及一控制器， 其中該多個(gè)芯片包含有一第一芯片以及一第二芯片，該總線包含有多條數(shù)據(jù)線，且該控制器經(jīng)由該總線耦接于該多個(gè)芯片，并用來存取該多個(gè)芯片。該控制器依據(jù)一外部數(shù)據(jù)欲寫入至該多個(gè)芯片中哪一芯片的信息來決定該外部數(shù)據(jù)通過該多條數(shù)據(jù)線傳送時(shí)的一數(shù)據(jù)傳輸配置，其中該數(shù)據(jù)傳輸配置為該外部數(shù)據(jù)的多個(gè)位在該多條數(shù)據(jù)線上的排列順序，且對(duì)應(yīng)該第一芯片的一第一數(shù)據(jù)傳輸配置異于對(duì)應(yīng)該第二芯片的一第二數(shù)據(jù)傳輸配置。依據(jù)本發(fā)明的另一實(shí)施例，其揭露一種經(jīng)由至少一總線來存取多個(gè)芯片的控制器，其中該總線包含有多條數(shù)據(jù)線，且該控制器包含有一儲(chǔ)存單元以及一微處理器。該儲(chǔ)存單元用來儲(chǔ)存對(duì)應(yīng)至多個(gè)芯片的多種數(shù)據(jù)傳輸配置，其中該多個(gè)數(shù)據(jù)傳輸配置中每一數(shù)據(jù)傳輸配置為一外部數(shù)據(jù)的多個(gè)位在該多條數(shù)據(jù)線上的排列順序；該微處理器用來存取該多個(gè)芯片，并依據(jù)該外部數(shù)據(jù)欲寫入至該多個(gè)芯片中哪一芯片的信息來自該多種數(shù)據(jù)傳輸配置中選擇其一，并據(jù)以將該外部數(shù)據(jù)傳送至所欲寫入的芯片。依據(jù)本發(fā)明的另一實(shí)施例，其揭露一種經(jīng)由至少一總線以存取多個(gè)芯片的方法， 其中該多個(gè)芯片包含有一第一芯片以及一第二芯片，且該總線包含有多條數(shù)據(jù)線，該方法包含有接收一外部數(shù)據(jù)；以及依據(jù)該外部數(shù)據(jù)欲寫入至該多個(gè)芯片中哪一芯片的信息來決定該外部數(shù)據(jù)通過該多條數(shù)據(jù)線傳送時(shí)的一數(shù)據(jù)傳輸配置，其中該數(shù)據(jù)傳輸配置為該外部數(shù)據(jù)的多個(gè)位在該多條數(shù)據(jù)線上的排列順序，以及對(duì)應(yīng)該第一芯片的一第一數(shù)據(jù)傳輸配置異于對(duì)應(yīng)該第二芯片的一第二數(shù)據(jù)傳輸配置。

圖1為現(xiàn)有閃存控制器通過一總線連接至多個(gè)閃存芯片的示意圖。圖2為依據(jù)本發(fā)明一實(shí)施例的快閃存儲(chǔ)裝置的示意圖。圖3為圖2所示的閃存控制器、多個(gè)數(shù)據(jù)總線以及閃存芯片組的示意圖。圖4為圖3所示的閃存控制器、總線228_1以及閃存芯片230_1、230_2的示意圖。圖5為依據(jù)本發(fā)明一實(shí)施例的一種經(jīng)由至少一總線以存取多個(gè)芯片的方法的流程圖。主要組件符號(hào)說明
102,226閃存控制器103總線104、106、230—1 230—8閃存芯片200快閃存儲(chǔ)裝置210接口電路221實(shí)體層處理裝置222接口控制器223本地總線224內(nèi)存225處理器228—1 228—4總線230閃存芯片組310微處理器320儲(chǔ)存單元330數(shù)據(jù)總線輸入輸出單元500、502步驟
具體實(shí)施方式請(qǐng)參考圖2，圖2為依據(jù)本發(fā)明一實(shí)施例的快閃存儲(chǔ)裝置200的示意圖。如圖2所示，快閃存儲(chǔ)裝置200包含有一接口電路210、一實(shí)體層(physicallayer)處理裝置221、一接口控制器222、一本地總線223、一內(nèi)存224、一處理器225以及一閃存控制器226、多個(gè)數(shù)據(jù)總線228以及一內(nèi)存芯片組(在本實(shí)施例中以閃存芯片組230為例)，其中接口電路210 可以為串行先進(jìn)技術(shù)附加裝置(Serial Advanced Technology Attachment，SATA)接口、通用串行總線(Universal Serial Bus，USB)接口或是外圍組件互連(Peripheral Component Interconnect Express,PCIE)接口其中之一，也可以是結(jié)合USB以及SATA接口，或是USB、SATA以及PCIE接口的任意組合；此外，實(shí)體層處理裝置221可以依據(jù)接口電路的規(guī)格而采用SATA、USB或是PCIE實(shí)體層處理裝置，或是USB、SATA以及PCIE實(shí)體層處理裝置的任意組合；且接口控制器222亦可以依據(jù)接口電路的規(guī)格而采用SATA、USB或是PCIE接口控制器，或是USB、SATA以及PCIE接口控制器的任意組合；快閃存儲(chǔ)裝置200可為一可攜式存儲(chǔ)裝置，且可以與一計(jì)算機(jī)主機(jī)MO中的接口插座250連結(jié)。請(qǐng)參考圖3，圖3為依據(jù)本發(fā)明一實(shí)施例的閃存控制器226、多個(gè)數(shù)據(jù)總線228以及閃存芯片組230的示意圖。如圖3所示，閃存控制器2 包含有一微處理器310、一儲(chǔ)存單元320以及一數(shù)據(jù)總線輸入輸出單元330，且閃存控制器2 通過數(shù)據(jù)總線228_1 228_4 分別連接至閃存芯片230_1 230_8。此外，每一個(gè)數(shù)據(jù)總線228_1 228_4均包含有多條數(shù)據(jù)線(于本實(shí)施例中，每一個(gè)數(shù)據(jù)總線228_1 2觀_4包含有8條數(shù)據(jù)線L1 L8)，且儲(chǔ)存單元320用來儲(chǔ)存對(duì)應(yīng)至閃存芯片230_1 230_8的多種數(shù)據(jù)傳輸配置，其中該多個(gè)數(shù)據(jù)傳輸配置中每一數(shù)據(jù)傳輸配置為一外部數(shù)據(jù)的多個(gè)位在多條數(shù)據(jù)線上的排列順序。舉例來說，閃存芯片230_1對(duì)應(yīng)至一第一數(shù)據(jù)傳輸配置，其中來自主機(jī)MO的數(shù)據(jù)Dtl D7分別通過8條數(shù)據(jù)線L1 L8傳送至閃存芯片230_1 ；此外，閃存芯片230_2對(duì)應(yīng)至一第二數(shù)據(jù)傳輸配置，其中來自主機(jī)240的數(shù)據(jù)D0 D7分別通過8條數(shù)據(jù)線L8, L7, L6, L5, L4, L3、L2、L1 傳送至閃存芯片230_2…等等。舉例詳細(xì)說明圖3所示的閃存控制器226、總線228_1以及閃存芯片230_1、230_2 及相關(guān)的操作流程，請(qǐng)參考圖4，微處理器310首先會(huì)接收來自主機(jī)240的一外部數(shù)據(jù)，并依據(jù)該外部數(shù)據(jù)欲寫入至多個(gè)閃存芯片230_1 230_8中哪一芯片的信息來決定該外部數(shù)據(jù)通過多條數(shù)據(jù)線L1 L8傳送時(shí)的一數(shù)據(jù)傳輸配置。假設(shè)該外部數(shù)據(jù)欲寫入圖4所示的閃存芯片230_1，則微處理器310自儲(chǔ)存單元320中選擇對(duì)應(yīng)于閃存芯片230_1的一第一數(shù)據(jù)傳輸配置，并據(jù)以控制數(shù)據(jù)總線輸入輸出單元330以將該外部數(shù)據(jù)中的位Dtl D7依序通過數(shù)據(jù)線L1 L8傳送至閃存芯片230_1 ；另一方面，假設(shè)該外部數(shù)據(jù)欲寫入閃存芯片230_2， 則微處理器310自儲(chǔ)存單元320中選擇對(duì)應(yīng)于閃存芯片230_2的一第二數(shù)據(jù)傳輸配置，并據(jù)以控制數(shù)據(jù)總線輸入輸出單元330以將該外部數(shù)據(jù)中的位Dtl D7依序通過數(shù)據(jù)線L8 L1傳送至閃存芯片230_1。如上所述，因?yàn)殚W存芯片230_1與230_2并不需要經(jīng)由相同的數(shù)據(jù)線來接收相同的數(shù)據(jù)(例如閃存芯片230_1自數(shù)據(jù)線L1接收該外部數(shù)據(jù)的位Dtl，而閃存芯片230_2卻可以自數(shù)據(jù)線L8接收該外部數(shù)據(jù)的位Dtl)，且數(shù)據(jù)總線輸入輸出單元330可以動(dòng)態(tài)地切換該外部數(shù)據(jù)的位Dtl D7分別由哪一條數(shù)據(jù)線傳送至閃存芯片中，如此一來， 閃存芯片230_1與230_2與閃存控制器226的間的電路布局會(huì)比較有彈性，而設(shè)計(jì)者也可以有效率地降低電路板布局上的復(fù)雜度，并降低電路板在設(shè)計(jì)與制造上的成本。需注意的是，再圖2至圖4的實(shí)施例中，以快閃存儲(chǔ)裝置來作為說明，然而，本發(fā)明并不以此為限。于本發(fā)明的其它實(shí)施例中，快閃存儲(chǔ)裝置200可以為其它任何形式的儲(chǔ)存裝置，且閃存芯片230_1 230_8亦可以為其它的儲(chǔ)存芯片，特別是針對(duì)儲(chǔ)存裝置中的數(shù)據(jù)總線并非單純傳送數(shù)據(jù)信號(hào)的情形(例如數(shù)據(jù)總線會(huì)同時(shí)傳送命令信號(hào)、地址信號(hào)以及所需儲(chǔ)存的數(shù)據(jù)至儲(chǔ)存芯片中)，本發(fā)明可確實(shí)降低電路板布局上的復(fù)雜度。而上述這些設(shè)計(jì)上的變化均應(yīng)隸屬于本發(fā)明的范疇。請(qǐng)參考圖5，圖5為依據(jù)本發(fā)明一實(shí)施例的一種經(jīng)由至少一總線以存取多個(gè)芯片的方法的流程圖，其中該多個(gè)芯片包含有一第一芯片以及一第二芯片，且該總線包含有多條數(shù)據(jù)線。參考圖5，流程敘述如下步驟500 接收一外部數(shù)據(jù)。步驟502 依據(jù)該外部數(shù)據(jù)欲寫入至該多個(gè)芯片中哪一芯片的信息來決定該外部數(shù)據(jù)通過該多條數(shù)據(jù)線傳送時(shí)的一數(shù)據(jù)傳輸配置，其中該數(shù)據(jù)傳輸配置為該外部數(shù)據(jù)的多個(gè)位在該多條數(shù)據(jù)線上的排列順序，以及對(duì)應(yīng)該第一芯片的一第一數(shù)據(jù)傳輸配置異于對(duì)應(yīng)該第二芯片的一第二數(shù)據(jù)傳輸配置。簡(jiǎn)要?dú)w納本發(fā)明，于本發(fā)明的電子裝置、經(jīng)由至少一總線來存取多個(gè)芯片的控制器以及經(jīng)由至少一總線以存取多個(gè)芯片的方法中，依據(jù)一外部數(shù)據(jù)欲寫入至多個(gè)芯片中哪一芯片的信息來決定該外部數(shù)據(jù)通過該總線的多條數(shù)據(jù)線傳送時(shí)的一數(shù)據(jù)傳輸配置。如此一來，便可以增加電路板上布局的彈性，以降低電路板在設(shè)計(jì)與制造上的成本。以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明申請(qǐng)專利范圍所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種電子裝置，包含有多個(gè)芯片，包含有一第一芯片以及一第二芯片； 至少一總線，其中該總線包含有多條數(shù)據(jù)線；以及一控制器，經(jīng)由該總線耦接于該多個(gè)芯片，用來存取該多個(gè)芯片，并依據(jù)一外部數(shù)據(jù)欲寫入至該多個(gè)芯片中哪一芯片的信息來決定該外部數(shù)據(jù)通過該多條數(shù)據(jù)線傳送時(shí)的一數(shù)據(jù)傳輸配置，其中該數(shù)據(jù)傳輸配置為該外部數(shù)據(jù)的多個(gè)位在該多條數(shù)據(jù)線上的排列順序， 以及對(duì)應(yīng)該第一芯片的一第一數(shù)據(jù)傳輸配置異于對(duì)應(yīng)該第二芯片的一第二數(shù)據(jù)傳輸配置。
2.根據(jù)權(quán)利要求1所述的電子裝置，其特征在于，該多個(gè)芯片中每一芯片為一內(nèi)存芯片，以及該控制器為一內(nèi)存控制器。
3.根據(jù)權(quán)利要求2所述的電子裝置，其特征在于，該內(nèi)存芯片為一閃存(Flash Memory)芯片。
4.根據(jù)權(quán)利要求1所述的儲(chǔ)存裝置，其特征在于，該控制器通過查表的方式來決定該數(shù)據(jù)傳輸配置。
5.一種經(jīng)由至少一總線來存取多個(gè)芯片的控制器，該總線包含有多條數(shù)據(jù)線，該控制器包含有一儲(chǔ)存單元，用來儲(chǔ)存對(duì)應(yīng)至多個(gè)芯片的多種數(shù)據(jù)傳輸配置，其中該多個(gè)數(shù)據(jù)傳輸配置中每一數(shù)據(jù)傳輸配置為一外部數(shù)據(jù)的多個(gè)位在該多條數(shù)據(jù)線上的排列順序；以及一微處理器，用來存取該多個(gè)芯片，并依據(jù)該外部數(shù)據(jù)欲寫入至該多個(gè)芯片中哪一芯片的信息來自該多種數(shù)據(jù)傳輸配置中選擇其一，并據(jù)以將該外部數(shù)據(jù)傳送至所欲寫入的芯片。
6.根據(jù)權(quán)利要求5所述的控制器，其特征在于，該多個(gè)芯片中每一芯片為一內(nèi)存芯片， 以及該控制器為一內(nèi)存控制器。
7.根據(jù)權(quán)利要求6所述的控制器，其特征在于，該內(nèi)存芯片為一閃存(FlashMemory)-H-· I I心片。
8.根據(jù)權(quán)利要求5所述的控制器，其特征在于，該多種數(shù)據(jù)傳輸配置具有至少兩種不同的數(shù)據(jù)傳輸配置，其分別對(duì)應(yīng)至該多個(gè)芯片中的不同芯片。
9.一種經(jīng)由至少一總線以存取多個(gè)芯片的方法，其中該多個(gè)芯片包含有一第一芯片以及一第二芯片，且該總線包含有多條數(shù)據(jù)線，該方法包含有接收一外部數(shù)據(jù)；以及依據(jù)該外部數(shù)據(jù)欲寫入至該多個(gè)芯片中哪一芯片的信息來決定該外部數(shù)據(jù)通過該多條數(shù)據(jù)線傳送時(shí)的一數(shù)據(jù)傳輸配置，其中該數(shù)據(jù)傳輸配置為該外部數(shù)據(jù)的多個(gè)位在該多條數(shù)據(jù)線上的排列順序，以及對(duì)應(yīng)該第一芯片的一第一數(shù)據(jù)傳輸配置異于對(duì)應(yīng)該第二芯片的一第二數(shù)據(jù)傳輸配置。
10.根據(jù)權(quán)利要求9所述的方法，其特征在于，該多個(gè)芯片中每一芯片為一內(nèi)存芯片， 以及該控制器為一內(nèi)存控制器。
11.根據(jù)權(quán)利要求10所述的方法，其特征在于，該內(nèi)存芯片為一閃存(FlashMemory)芯片。
12.根據(jù)權(quán)利要求9所述的方法，其特征在于，決定該外部數(shù)據(jù)通過該多條數(shù)據(jù)線傳送時(shí)的該數(shù)據(jù)傳輸配置的步驟包含有通過查表的方式來決定該數(shù)據(jù)傳輸配置。
全文摘要
一電子裝置包含有多個(gè)芯片、至少一總線以及一控制器，其中該多個(gè)芯片包含有一第一芯片以及一第二芯片，該總線包含有多條數(shù)據(jù)線，且該控制器經(jīng)由該總線耦接于該多個(gè)芯片，并用來存取該多個(gè)芯片。該控制器依據(jù)一外部數(shù)據(jù)欲寫入至該多個(gè)芯片中哪一芯片的信息來決定該外部數(shù)據(jù)通過該多條數(shù)據(jù)線傳送時(shí)的一數(shù)據(jù)傳輸配置，其中該數(shù)據(jù)傳輸配置為該外部數(shù)據(jù)的多個(gè)位在該多條數(shù)據(jù)線上的排列順序，且對(duì)應(yīng)該第一芯片的一第一數(shù)據(jù)傳輸配置異于對(duì)應(yīng)該第二芯片的一第二數(shù)據(jù)傳輸配置。
文檔編號(hào)G06F13/20GK102402491SQ201010289079
公開日2012年4月4日 申請(qǐng)日期2010年9月13日 優(yōu)先權(quán)日2010年9月13日
發(fā)明者莊海峰 申請(qǐng)人:智微科技股份有限公司