專利名稱：一種基于pcie協(xié)議的多通道數(shù)據(jù)采集裝置的制作方法
技術(shù)領域：
本發(fā)明涉及一種數(shù)據(jù)采集裝置，特別涉及一種基于PCIE協(xié)議的多通道數(shù)據(jù)采集
直ο
背景技術(shù)：
當前數(shù)字信號處理技術(shù)以日新月異的速度發(fā)展，“軟件無線電”的設計理念日益得 到業(yè)界認可?！败浖o線電”技術(shù)的核心就是將模數(shù)轉(zhuǎn)換更靠近射頻天線，即希望更多應用 數(shù)字信號處理技術(shù)。當前關(guān)于數(shù)字信號處理的基礎理論已經(jīng)發(fā)展很成熟，這樣可以更好利 用這些先進技術(shù)成果，提高系統(tǒng)的整體質(zhì)量。但是“軟件無線電”技術(shù)核心需要高速的數(shù)據(jù)采集裝置支持，因為根據(jù)奈奎斯特 定理，模數(shù)轉(zhuǎn)換越靠近射頻天線，采樣信號頻點越高，則數(shù)據(jù)采樣率越高(奈奎斯特定理 中，最低采樣速率一般為采樣信號最高頻率的2倍)。采樣速率越高，則后端數(shù)據(jù)總線的傳 輸壓力越大。以采樣率300MHz、量化比特為12bit的單通道模數(shù)轉(zhuǎn)換為例，數(shù)據(jù)傳輸率為 3. 6Gbps，這是當前常規(guī)總線接口如USB、以太網(wǎng)口不能支持的。若是多通道數(shù)據(jù)并行采樣處 理，則數(shù)據(jù)傳輸率更為驚人。當前數(shù)字通信發(fā)展越來越迅速，相控陣天線、智能天線等陣列信號處理場景需要 并行的多通道模數(shù)采樣，對各通道之間的時鐘同步性要求很高。各通道之間的時鐘同步性 甚至成為相控陣天線中波束形成效果的關(guān)鍵因素，因此對多通道數(shù)據(jù)采集裝置的時鐘設計 提出了很高的要求。此外，隨著數(shù)據(jù)采集的通道越多，各通道的數(shù)據(jù)傳輸實時性成為多通道 數(shù)據(jù)采集設計的一個難點。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種基于PCIE協(xié)議的多通道數(shù)據(jù)采集裝置，有效實現(xiàn)多 通道的高速數(shù)據(jù)采樣、各通道之間的時鐘同步性以及各通道的數(shù)據(jù)傳輸實時性。本發(fā)明提供一種基于PCIE協(xié)議的多通道數(shù)據(jù)采集裝置，其包括模數(shù)轉(zhuǎn)換模塊、通 道狀態(tài)設置模塊、微處理器模塊、以及PCIE協(xié)議接口模塊，其中，所述模數(shù)轉(zhuǎn)換模塊包括多 個模數(shù)轉(zhuǎn)換通道，每一模數(shù)轉(zhuǎn)換通道實現(xiàn)一路模擬信號的模數(shù)轉(zhuǎn)換；所述通道狀態(tài)設置模 塊根據(jù)用戶的要求設置每一模數(shù)轉(zhuǎn)換通道的接入狀態(tài)；所述微處理器模塊根據(jù)所述通道狀 態(tài)設置模塊的設置，通過反饋式增強型鎖相環(huán)為所述多個模數(shù)轉(zhuǎn)換通道提供采樣時鐘，并 且，利用乒乓buffer結(jié)構(gòu)對所述多個模數(shù)轉(zhuǎn)換通道輸出的數(shù)據(jù)進行實時接收和暫存，所述 數(shù)據(jù)經(jīng)合路復接、PCIE協(xié)議層處理及PCIE物理層處理后發(fā)送給所述PCIE協(xié)議接口模塊； 所述PCIE協(xié)議接口模塊包括PCIE接口的接插件，用于與用戶數(shù)據(jù)處理裝置的PCIE插槽連 接，以將數(shù)據(jù)傳輸給所述用戶數(shù)據(jù)處理裝置。在上述基于PCIE協(xié)議的多通道數(shù)據(jù)采集裝置中，所述通道狀態(tài)設置模塊包括與 所述多個模數(shù)轉(zhuǎn)換通道對應的多通道的撥碼開關(guān)，每一通道的撥碼開關(guān)用于設置對應的模 數(shù)轉(zhuǎn)換通道的接入或斷開。
在上述基于PCIE協(xié)議的多通道數(shù)據(jù)采集裝置中，所述微處理器模塊配置成具有 通道狀態(tài)控制單元、模數(shù)轉(zhuǎn)換接口單元、各通道數(shù)據(jù)暫存單元、數(shù)據(jù)合路復接單元、PCIE協(xié) 議層處理單元、以及PCIE物理層處理單元，其中，所述通道狀態(tài)控制單元根據(jù)所述通道狀 態(tài)設置模塊發(fā)送來的各模數(shù)轉(zhuǎn)換通道的接入狀態(tài)，形成各模數(shù)轉(zhuǎn)換通道的使能控制信號， 決定所述模數(shù)轉(zhuǎn)換接口單元向?qū)哪?shù)轉(zhuǎn)換通道提供采樣時鐘、所述各通道數(shù)據(jù)暫存單 元的讀使能信號以及所述數(shù)據(jù)合路復接單元中的時隙控制；所述模數(shù)轉(zhuǎn)換接口單元利用反 饋式增強型鎖相環(huán)向?qū)哪?shù)轉(zhuǎn)換通道提供采樣時鐘，并且，在各模數(shù)轉(zhuǎn)換通道完成模 數(shù)轉(zhuǎn)換處理后，對各模數(shù)轉(zhuǎn)換通道通過數(shù)字總線發(fā)送來的數(shù)據(jù)進行對應的物理層和協(xié)議層 處理；所述各通道數(shù)據(jù)暫存單元利用乒乓buffer結(jié)構(gòu)對所述模數(shù)轉(zhuǎn)換接口單元輸出的數(shù) 據(jù)進行暫存；所述數(shù)據(jù)合路復接單元將所述各通道數(shù)據(jù)暫存單元輸出的數(shù)據(jù)合路復接成一 路信號；所述PCIE協(xié)議層處理單元對所述數(shù)據(jù)合路復接單元輸出的數(shù)據(jù)進行PCIE協(xié)議層 處理；所述PCIE物理層處理單元對所述PCIE協(xié)議層處理單元輸出的數(shù)據(jù)進行PCIE物理層 處理。在上述基于PCIE協(xié)議的多通道數(shù)據(jù)采集裝置中，所述多個模數(shù)轉(zhuǎn)換通道輸出的 數(shù)據(jù)通過采用源同步總線標準的數(shù)字總線傳輸給所述模數(shù)轉(zhuǎn)換接口單元。在上述基于PCIE協(xié)議的多通道數(shù)據(jù)采集裝置中，還包括微處理器輔助工作模塊， 所述微處理器輔助工作模塊與所述微處理器模塊相連，其包括RC電路、固化存儲器以及晶 振電路，所述RC電路為所述微處理模塊提供電源去耦，所述固化存儲器為所述微處理器模 塊的配置程序提供存儲空間，所述晶振電路為所述微處理器模塊提供源時鐘。在上述基于PCIE協(xié)議的多通道數(shù)據(jù)采集裝置中，通過所述PCIE協(xié)議接口模塊接 入所述用戶數(shù)據(jù)處理裝置的電源，實現(xiàn)電力供給。與現(xiàn)有技術(shù)相比，本發(fā)明提供的基于PCIE協(xié)議的多通道數(shù)據(jù)采集裝置具有以下 優(yōu)點1、本發(fā)明通過采用PCIE協(xié)議，傳輸數(shù)據(jù)吞吐量最高可達5GB/s，同時還可以提供 多個模數(shù)轉(zhuǎn)換通道，每通道最高采樣率可以達到300MHz，量化比特可以達到12bit，數(shù)據(jù)采 集功能強大，可應用于高速陣列信號處理中；2、本發(fā)明通過采用反饋式增強型鎖相環(huán)，各模數(shù)轉(zhuǎn)換通道間的時鐘偏斜在20ps 以內(nèi)，時鐘同步性能優(yōu)異，在時鐘同步性能要求很高的應用場景(如相控陣天線波束形成 網(wǎng)絡的設計等)中有極大的優(yōu)勢；3、本發(fā)明通過采用乒乓buffer結(jié)構(gòu)，保證采樣數(shù)據(jù)傳輸中的讀寫過程不碰撞，從 而確保無幀丟失的實時性數(shù)據(jù)傳輸，最大限度保護采集數(shù)據(jù)的完整性；4、本發(fā)明提供通過采用通道狀態(tài)設置模塊，可以根據(jù)用戶需要，靈活選擇模數(shù)轉(zhuǎn) 換通道數(shù)目，同時也減輕計算機的PCIE總線的傳輸壓力；5、本發(fā)明在物理外形上采用具有熱插拔特性的PCIE插卡結(jié)構(gòu)，可靈活插入當前 各種計算機主板的PCIE插槽中，同時，由于可從這些主板取電，無需從外部供給電力，為產(chǎn) 品一體化的設計帶來便利。


圖1為本發(fā)明的基于PCIE協(xié)議的數(shù)據(jù)采集裝置的結(jié)構(gòu)示意圖2為反饋式增強型鎖相環(huán)的原理框圖；圖3為各通道數(shù)據(jù)暫存與合路的原理框圖。
具體實施例方式
首先，對本發(fā)明采用的PCIE接口進行說明。PCIE接口能夠?qū)崿F(xiàn)高速數(shù)據(jù)傳輸，是 當前個人電腦主板中流行的數(shù)據(jù)接口。PCIE接口全稱為PCI Express，采用了目前業(yè)內(nèi)流 行的點對點串行連接方式，與PCI接口以及更早期的計算機總線的共享并行架構(gòu)相比，每 個設備都有自己的專用連接，不需要向整個總線請求帶寬，可以把數(shù)據(jù)傳輸率提高到一個 很高的速率，達到PCI接口所不能提供的高帶寬。而且，相對于傳統(tǒng)PCI總線在單一時間周 期內(nèi)只能實現(xiàn)單向傳輸，PCIE的雙單工連接能提供更高的傳輸速率和質(zhì)量。PCIE的接口根 據(jù)總線位寬不同而有所差異，包括XI、X4、X8以及X16模式，其中X2模式將用于內(nèi)部接口 而非插槽模式。PCIE的規(guī)格從1條通道連接到32條通道連接，有非常強的伸縮性，以滿足 不同系統(tǒng)設備對數(shù)據(jù)傳輸帶寬不同的需求。此外，較短的PCIE卡可以插入較長的PCIE插 槽中使用，PCIE接口還能夠支持熱拔插，這也是個不小的飛躍。PCIE Xl的250MB/秒傳輸 速度，而PCIE接口位寬為X16，能夠提供5GB/s的帶寬，即使有編碼上的損耗，但仍能夠提 供約為4GB/s左右的實際帶寬。在兼容性方面，PCIE在軟件層面上兼容目前的PCI技術(shù)和 設備，支持PCI設備和內(nèi)存模組的初始化，即過去的驅(qū)動程序、操作系統(tǒng)都可以支持PCIE設 備。這為產(chǎn)品的升級和PC端程序界面的開發(fā)都帶來了極大的方便。為使本發(fā)明的目的、特征更明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施方式
作 進一步的說明。如圖1所示，本發(fā)明的基于PCIE協(xié)議的多通道數(shù)據(jù)采集裝置包括模數(shù)轉(zhuǎn)換模塊1、 微處理器模塊2、PCIE協(xié)議接口模塊3、微處理器輔助工作模塊4、以及通道狀態(tài)設置模塊5。模數(shù)轉(zhuǎn)換模塊1包括多個模數(shù)轉(zhuǎn)換通道，每一模數(shù)轉(zhuǎn)換通道實現(xiàn)一路模擬信號的 模數(shù)轉(zhuǎn)換。在本實施例中，舉出四個模數(shù)轉(zhuǎn)換通道的示例進行說明第一模數(shù)轉(zhuǎn)換通道11、 第二模數(shù)轉(zhuǎn)換通道12、第三模數(shù)轉(zhuǎn)換通道13、第四模數(shù)轉(zhuǎn)換通道14。以第一模數(shù)轉(zhuǎn)換通道 11為例說明其構(gòu)成。第一模數(shù)轉(zhuǎn)換通道11包括AD轉(zhuǎn)換接插件111、AD轉(zhuǎn)換變壓器電路子 單元112、AD轉(zhuǎn)換電路子單元113。其中，AD轉(zhuǎn)換接插件111可以為SMA同軸電纜接插件， 負責將模擬信號沿同軸電纜接入，通過Pcb走線傳給后續(xù)的AD轉(zhuǎn)換變壓器電路子單元112。 AD轉(zhuǎn)換變壓器電路子單元112核心為一變壓器，在此有兩個作用一是阻抗匹配，將輸入阻 抗調(diào)整為50歐姆，這樣可以減少輸入信號反射，維護輸入信號完整性；二是隔直，將上游設 備輸入信號直流偏置與本發(fā)明設備隔離，減少兩級設備間直流耦合之間的影響。輸入信號 經(jīng)過AD轉(zhuǎn)換變壓器電路子單元112后傳給后續(xù)的AD轉(zhuǎn)換電路子單元113，在此實現(xiàn)模擬信 號到數(shù)字信號的轉(zhuǎn)換。需要注意的是，整個模數(shù)轉(zhuǎn)換過程是依據(jù)微處理器模塊2發(fā)送給第 一模數(shù)轉(zhuǎn)換通道11的采樣時鐘信號cl來進行模數(shù)轉(zhuǎn)換的。在此，模數(shù)轉(zhuǎn)換的最高采樣率 可以達到300MHz，輸入的模擬信號峰值為lv，被量化成12bit的數(shù)字信號，通過后續(xù)的數(shù)字 總線si s4傳給微處理器模塊2。在本實施例中，數(shù)據(jù)總線si s4采用源同步總線標 準。其他三個通道的組成、配置以及模數(shù)轉(zhuǎn)換機理與第一模數(shù)轉(zhuǎn)換通道11相同。通道狀態(tài)設置模塊5與微處理器模塊2相連，根據(jù)用戶的要求設置每一模數(shù)轉(zhuǎn)換 通道的接入狀態(tài)。例如，通道狀態(tài)設置模塊5可以包括與上述四個模數(shù)轉(zhuǎn)換通道對應的四通道的撥碼開關(guān)52，每一通道的撥碼開關(guān)用于設置對應的模數(shù)轉(zhuǎn)換通道的接入或斷開。每 一通道的撥碼開關(guān)用“ON”和“OFF”狀態(tài)分別代表對應的模數(shù)轉(zhuǎn)換通道的接入或斷開，例如 四通道的撥碼開關(guān)52的狀態(tài)為“0N0FF ON OFF”，則表示第一、第三模數(shù)轉(zhuǎn)換通道接入準備 使用，同時第二、第四模數(shù)轉(zhuǎn)換通道斷開不使用。此外，通道狀態(tài)設置模塊5還包括撥碼開 關(guān)52外圍的電阻51，該電阻51用于限流。從電路角度來說，某一通道的撥碼開關(guān)撥至“ON” 狀態(tài)，電源3. 3v通過電阻51傳給微處理器模塊2，微處理模塊2識別該有效信號為高電平 使能信號。反之，若撥至“OFF”狀態(tài)，電源3. 3v通過電阻51接地，接地信號傳給微處理器 模塊2，微處理模塊2識別該信號為低電平禁止信號。微處理器模塊2根據(jù)通道狀態(tài)設置模塊5的設置，通過反饋式增強型鎖相環(huán)為多 個模數(shù)轉(zhuǎn)換通道提供采樣時鐘，并且，利用乒乓buffer結(jié)構(gòu)對多個模數(shù)轉(zhuǎn)換通道輸出的數(shù) 據(jù)進行實時接收和暫存，數(shù)據(jù)經(jīng)合路復接、PCIE協(xié)議層處理及PCIE物理層處理后發(fā)送給 PCIE協(xié)議接口模塊3。具體而言，微處理器模塊2可以為一高性能的可編程門陣列(FPGA)， 如 Altera 公司的 Stratix-II 系列 FPGA 或 Xilinx 公司的 Virtex-4 系列 FPGA0 FPGA 因其 分布式并行處理架構(gòu)和豐富的DSP硬件和塊RAM資源，成為高速數(shù)字信號處理的首選。而 且，高性能FPGA還集成有基于LVDS電平標準的高速串行收發(fā)器，可以配置成源同步接口或 PCIE接口，為高速數(shù)據(jù)傳輸帶來極大的便利。微處理器模塊2上電后，用于實現(xiàn)數(shù)據(jù)的實時 傳輸和PCIE協(xié)議處理，其被配置成具有通道狀態(tài)控制單元、模數(shù)轉(zhuǎn)換接口單元、各通道數(shù) 據(jù)暫存單元、數(shù)據(jù)合路復接單元、PCIE協(xié)議層處理單元、以及PCIE物理層處理單元(均未 圖示)。通道狀態(tài)控制單元得到通道狀態(tài)設置模塊5發(fā)送來的各模數(shù)轉(zhuǎn)換通道的接入狀 態(tài)，“翻譯“成各模數(shù)轉(zhuǎn)換通道的使能控制信號。根據(jù)該使能控制信號可以決定模數(shù)轉(zhuǎn)換接 口單元向?qū)哪?shù)轉(zhuǎn)換通道提供采樣時鐘、各通道數(shù)據(jù)暫存單元的讀使能信號以及數(shù)據(jù) 合路復接單元中的時隙控制。模數(shù)轉(zhuǎn)換接口單元向四個模數(shù)轉(zhuǎn)換通道提供采樣時鐘Cl c4，采樣時鐘Cl c4 的同步性是利用反饋式增強型鎖相環(huán)來實現(xiàn)的。而且，在各模數(shù)轉(zhuǎn)換通道完成模數(shù)轉(zhuǎn)換處 理后，模數(shù)轉(zhuǎn)換接口單元按照源同步總線標準對四個模數(shù)轉(zhuǎn)換通道的數(shù)據(jù)總線si s4進 行源同步接口物理層、協(xié)議層處理，恢復得到各通道的采樣數(shù)據(jù)信號，送給后續(xù)的各通道數(shù) 據(jù)暫存單元。源同步接口為數(shù)據(jù)、時鐘并行的同步收發(fā)接口，通過時鐘的相位來恢復得到原 始數(shù)據(jù)。下面結(jié)合圖2說明反饋式增強型鎖相環(huán)的基本實現(xiàn)原理。反饋式增強型鎖相環(huán)的具體配置如下微處理器內(nèi)部集成一個鎖相環(huán)，其主時鐘 輸出管腳η通過反饋輸入路徑F(PCB走線)從其反饋輸入引腳B輸入，由于時鐘輸入路徑延 時I和反饋輸入延時k相等，所以可以保證時鐘輸入管腳A和反饋輸入管腳B鎖定成等相 位。如果時鐘輸出走線0和反饋輸入路徑F等長，則下游模塊時鐘輸入管腳E和反饋輸入 管腳B等相位，而且和時鐘輸入管腳A也同相位，可以使上下游模塊構(gòu)成一個同步系統(tǒng)。若 微處理器模塊2的時鐘輸出均采用這樣的技術(shù)，則四個模數(shù)轉(zhuǎn)換通道的采樣時鐘均能同步 于輸入時鐘(管腳A處)，各個通道的采樣時鐘cl c4間的偏斜(skew)相差僅為20ps。各通道數(shù)據(jù)暫存單元被設計成讀寫分離的乒乓buffer結(jié)構(gòu)，即各通道新接收數(shù) 據(jù)和待發(fā)送數(shù)據(jù)不在同一個存儲器中，這樣讀寫操作分離，新接收數(shù)據(jù)和待發(fā)送數(shù)據(jù)不會 沖突，從而確保各通道數(shù)據(jù)的傳輸無幀丟失。下面結(jié)合圖3來說明多通道的數(shù)據(jù)實時并行傳輸?shù)幕驹?。微處理器模塊2具有豐富的塊RAM資源，可配置成實現(xiàn)各通道數(shù)據(jù)暫存的乒乓 buffer結(jié)構(gòu)(包括寫操作的新接收數(shù)據(jù)存儲器和讀操作的待發(fā)送數(shù)據(jù)存儲器)。具體而 言，在某時刻t，各通道數(shù)據(jù)均以時鐘速率fl寫入各自新接收數(shù)據(jù)存儲器，但在各通道的使 能控制信號作用下，此時刻只有一個通道待發(fā)送數(shù)據(jù)存儲器能讀出數(shù)據(jù)，送往后續(xù)的數(shù)據(jù) 合路復接單元。而且，讀寫時序滿足以下規(guī)律以寫滿每個通道的新接收數(shù)據(jù)存儲器的時 間計為T1，則每個通道待發(fā)送數(shù)據(jù)存儲器讀的時間T2為T1的1/4(若有N個模數(shù)轉(zhuǎn)換通 道，則為1/N)，即讀頻率f2比寫的頻率fl快4倍，但同一通道待發(fā)送數(shù)據(jù)存儲器的相鄰兩 次讀操作的時間間隔仍為T1，不同通道的待發(fā)送數(shù)據(jù)存儲器的讀操作的時間點不沖突。從 具體實現(xiàn)層次上來說，各通道的待發(fā)送數(shù)據(jù)存儲器的讀操作均受制于各通道的使能控制信 號，各通道的使能控制信號為高電平時，順利執(zhí)行讀操作。因此，各通道間的使能控制信號 周期為T1，占空比為25%。若四個通道全工作時，則只用將各通道間的使能控制信號的相 位差嚴格控制在90度即可實現(xiàn)上述過程。若某個通道沒有被用戶選擇，則其通道使能控制 信號全為低電平，即讀操作被禁止。由于通道數(shù)目可為多個，而PCIE接口只有一個，因此需要通過數(shù)據(jù)合路復接單元 將被選擇的通道數(shù)據(jù)復接合路，統(tǒng)一發(fā)給后續(xù)的PCIE協(xié)議層處理單元。當然在合路前，選 中接入的各通道數(shù)據(jù)可以被插入通道標志，作為用戶識別的依據(jù)。然后在上述各通道的使 能控制信號作用下，完成用戶設定通道的數(shù)據(jù)合路復接成一路信號，并送往后續(xù)的PCIE協(xié) 議層處理單元。在時間周期T1內(nèi)，四個模數(shù)轉(zhuǎn)換通道各占一個時隙TS1 TS4，時隙長度為 T1/4。在每個時隙內(nèi)發(fā)送對應通道數(shù)據(jù)，當然用戶選擇不接入的模數(shù)轉(zhuǎn)換通道數(shù)據(jù)在此不 被合路，因此也不可能被發(fā)送。復接合路后數(shù)據(jù)送往PCIE協(xié)議層處理單元。PCIE協(xié)議層處理單元完成PCIE協(xié)議 處理，包括信號組幀、信號編碼等，然后送往PCIE物理層處理單元。PCIE物理層處理單元完成PCIE物理層處理，包括LVC0MS電平轉(zhuǎn)為LVDS基準電 平，然后通過微處理器模塊2的10 口和PCB走線傳給PCIE協(xié)議接口模塊3。PCIE協(xié)議接口模塊3包括PCIE接口的接插件，用于與用戶數(shù)據(jù)處理裝置的PCIE 插槽連接，以將數(shù)據(jù)傳輸給所述用戶數(shù)據(jù)處理裝置。例如，該接插件可以為一金手指，插入 到用戶數(shù)據(jù)處理裝置(如計算機主板等)的PCIE插槽中，完成電連接(PCIE總線)。此外， 通過PCIE協(xié)議接口模塊3，可接入用戶數(shù)據(jù)處理裝置的電源，為本發(fā)明提供電力供給。各通 道數(shù)據(jù)送給用戶數(shù)據(jù)處理裝置后，用戶可以針對各通道標志位完成數(shù)據(jù)分離以及后續(xù)信號 處理等。此外，如圖1所示，本數(shù)據(jù)采集裝置還包括微處理器輔助工作模塊4，其與微處理 器模塊2相連。該微處理器輔助工作模塊4包括RC電路41、固化存儲器42以及晶振電路 43。RC電路41為微處理模塊2的穩(wěn)定工作提供電源去耦，固化存儲器42為微處理器模塊 2的配置程序提供存儲空間，晶振電路43為微處理器模塊2提供源時鐘。下面說明本發(fā)明實現(xiàn)多通道數(shù)據(jù)采集的步驟流程。步驟S1，首先根據(jù)用戶需要的模數(shù)轉(zhuǎn)換通道數(shù)目和選擇的特定模數(shù)轉(zhuǎn)換通道， 對與各模數(shù)轉(zhuǎn)換通道對應的四通道的撥碼開關(guān)52的狀態(tài)進行設置，每通道的撥碼開關(guān)的 “ON”和“OFF”狀態(tài)分別代表對應的模數(shù)轉(zhuǎn)換通道的接入或斷開。
步驟S2，將PCIE協(xié)議接口模塊3的PCIE接口金手指插入用戶計算機主板的PCIE 插槽中，完成本發(fā)明與用戶數(shù)據(jù)處理裝置的電連接。通過PCIE接口接入用戶計算機主板中 的電源，本發(fā)明獲得電力供給，開始工作。步驟S3，本發(fā)明上電后，微處理器輔助工作模塊4中的晶振電路43開始工作并輸 出源時鐘供給微處理器模塊2，微處理器模塊2進入配置模式。微處理器模塊2從微處理器 輔助工作模塊4的固化存儲器42讀取已固化的配置程序，并根據(jù)配置程序?qū)ξ⑻幚砥髂K 2的內(nèi)部邏輯進行配置，具體配置成具有通道狀態(tài)控制單元、模數(shù)轉(zhuǎn)換接口單元、各通道數(shù) 據(jù)暫存單元、數(shù)據(jù)合路復接單元、PCIE協(xié)議層處理單元、以及PCIE物理層處理單元等。各 單元配置完成并進行初始化設置后，微處理器模塊2的配置模式結(jié)束，進入工作模式。
步驟S4,微處理器模塊2在配置模式時，通道狀態(tài)設置模塊5根據(jù)四通道的撥碼開 關(guān)52的設定情況，將用戶設定的各模數(shù)轉(zhuǎn)換通道的接入狀態(tài)，以高低電平形式送給微處理 器模塊2的通道狀態(tài)控制單元，高電平代表接入，低電平代表斷開。步驟S5，微處理器模塊2進入工作模式后，通道狀態(tài)控制單元得到通道狀態(tài)設置 模塊5發(fā)送來的各模數(shù)轉(zhuǎn)換通道的接入狀態(tài)，并“翻譯“成各通道的使能控制信號。該使能 控制信號決定模數(shù)轉(zhuǎn)換接口單元向?qū)哪?shù)轉(zhuǎn)換通道提供采樣時鐘、、各通道數(shù)據(jù)暫存 單元的讀使能信號以及數(shù)據(jù)合路復接單元中的時隙控制。步驟S6，完成用戶指定設置后，微處理器模塊2中的模數(shù)轉(zhuǎn)換接口單元輸出模數(shù) 轉(zhuǎn)換時鐘cl c4。若模數(shù)轉(zhuǎn)換模塊1中各模數(shù)轉(zhuǎn)換通道的AD轉(zhuǎn)換接插件接入上游的待采 樣模擬信號，則模數(shù)轉(zhuǎn)換模塊1開始工作，將各通道的模擬待采樣信號模數(shù)轉(zhuǎn)換并量化成 12bit的數(shù)字信號，并通過數(shù)據(jù)總線si s4傳給微處理器模塊的模數(shù)轉(zhuǎn)換接口單元。在本 實施例中，數(shù)據(jù)總線si s4采用源同步總線標準。步驟S7，微處理器模塊2中的模數(shù)轉(zhuǎn)換接口單元按照源同步總線標準對數(shù)據(jù)總線 si s4進行物理層、協(xié)議層處理，恢復得到各通道的采樣數(shù)據(jù)信號，送給后續(xù)的各通道數(shù) 據(jù)暫存單元。步驟S8，為了保證各通道數(shù)據(jù)傳輸?shù)臒o幀丟失，微處理器模塊2中的各通道數(shù)據(jù) 暫存單元設計成讀寫分離的乒乓buffer結(jié)構(gòu)，即各通道新接收數(shù)據(jù)和待發(fā)送數(shù)據(jù)不在同 一個存儲器中。某時刻，各通道數(shù)據(jù)均以時鐘fl速率寫入各自新接收數(shù)據(jù)存儲器；但在步 驟S5中各通道的使能控制信號作用下，此時刻只有一個通道待發(fā)送數(shù)據(jù)存儲器能讀出數(shù) 據(jù)，送往后續(xù)的數(shù)據(jù)合路復接單元。而且，讀寫時序滿足以下規(guī)律以寫滿每通道新接收數(shù) 據(jù)存儲器的時間計為T1，則每個通道待發(fā)送數(shù)據(jù)存儲器讀的時間T2為T1的1/4，即讀頻率 比寫頻率快4倍，但同一通道的待發(fā)送數(shù)據(jù)存儲器的相鄰兩次讀操作的時間間隔仍為T1， 不同通道的待發(fā)送數(shù)據(jù)存儲器的讀操作的時間點不沖突。步驟S9，在步驟S5中各通道的使能控制信號作用下，微處理器模塊2中的數(shù)據(jù)合 路復接單元將用戶設定的通道信號數(shù)據(jù)合路復接成一路信號，并送往后續(xù)的PCIE協(xié)議層 處理單元。用戶選擇不接入的模數(shù)轉(zhuǎn)換通道數(shù)據(jù)在此不被合路，因此也不可能被發(fā)送。在 合路前，選中接入的各通道數(shù)據(jù)可以被插入通道標志，作為用戶識別的依據(jù)。步驟S10，PCIE協(xié)議層處理單元完成PCIE協(xié)議處理，包括信號組幀、信號編碼等， 然后送往PCIE物理層處理單元。步驟Sll，PCIE物理層處理單元完成PCIE接口物理層處理，包括LVC0MS電平轉(zhuǎn)為LVDS基準電平，然后通過微處理器模塊2的10 口和PCB走線傳給PCIE協(xié)議接口模塊3。步驟S12，通過PCIE協(xié)議接口模塊3，各通道數(shù)據(jù)送給用戶數(shù)據(jù)處理裝置，用戶在 此完成數(shù)據(jù)分離和后續(xù)信號處理。根據(jù)本發(fā)明的基于PCIE協(xié)議的多通道數(shù)據(jù)采集裝置，通過采用PCIE協(xié)議，傳 輸數(shù)據(jù)吞吐量最高可達5GB/s，同時還可以提供多個模數(shù)轉(zhuǎn)換通道，每通道最高采樣率為 300MHz (隨著微電子技術(shù)進展可以選擇支持更高采樣速率的模數(shù)轉(zhuǎn)換芯片)，數(shù)據(jù)采集功 能強大，能高速無失真的對模擬信號采樣，可應用于高速陣列信號處理中。而且，通過采用 反饋式增強型鎖相環(huán)，各模數(shù)轉(zhuǎn)換通道間的時鐘偏斜在20ps以內(nèi)，取得優(yōu)異的通道之間的 時鐘同步性能。此外，通過采用乒乓buffer結(jié)構(gòu)，保證采樣數(shù)據(jù)傳輸中的讀寫過程不碰撞， 從而確保無幀丟失的實時性數(shù)據(jù)傳輸，最大限度保護采集數(shù)據(jù)的完整性，可以使各通道數(shù) 據(jù)高速無誤碼傳輸。本發(fā)明可應用于需要高速并行的多通道模數(shù)采樣場景，例如相控陣天線、智能天 線中的陣列信號處理等。顯然，本領域的技術(shù)人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精 神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍 之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
權(quán)利要求
一種基于PCIE協(xié)議的多通道數(shù)據(jù)采集裝置，其特征在于，包括模數(shù)轉(zhuǎn)換模塊、通道狀態(tài)設置模塊、微處理器模塊、以及PCIE協(xié)議接口模塊，其中，所述模數(shù)轉(zhuǎn)換模塊包括多個模數(shù)轉(zhuǎn)換通道，每一模數(shù)轉(zhuǎn)換通道實現(xiàn)一路模擬信號的模數(shù)轉(zhuǎn)換；所述通道狀態(tài)設置模塊根據(jù)用戶的要求設置每一模數(shù)轉(zhuǎn)換通道的接入狀態(tài)；所述微處理器模塊根據(jù)所述通道狀態(tài)設置模塊的設置，通過反饋式增強型鎖相環(huán)為所述多個模數(shù)轉(zhuǎn)換通道提供采樣時鐘，并且，利用乒乓buffer結(jié)構(gòu)對所述多個模數(shù)轉(zhuǎn)換通道輸出的數(shù)據(jù)進行實時接收和暫存，所述數(shù)據(jù)經(jīng)合路復接、PCIE協(xié)議層處理及PCIE物理層處理后發(fā)送給所述PCIE協(xié)議接口模塊；所述PCIE協(xié)議接口模塊包括PCIE接口的接插件，用于與用戶數(shù)據(jù)處理裝置的PCIE插槽連接，以將數(shù)據(jù)傳輸給所述用戶數(shù)據(jù)處理裝置。
2.如權(quán)利要求1所述的基于PCIE協(xié)議的多通道數(shù)據(jù)采集裝置，其特征在于，所述通道 狀態(tài)設置模塊包括與所述多個模數(shù)轉(zhuǎn)換通道對應的多通道的撥碼開關(guān)，每一通道的撥碼開 關(guān)用于設置對應的模數(shù)轉(zhuǎn)換通道的接入或斷開。
3.如權(quán)利要求1所述的基于PCIE協(xié)議的多通道數(shù)據(jù)采集裝置，其特征在于，所述微處 理器模塊配置成具有通道狀態(tài)控制單元、模數(shù)轉(zhuǎn)換接口單元、各通道數(shù)據(jù)暫存單元、數(shù)據(jù)合 路復接單元、PCIE協(xié)議層處理單元、以及PCIE物理層處理單元，其中，所述通道狀態(tài)控制單元根據(jù)所述通道狀態(tài)設置模塊發(fā)送來的各模數(shù)轉(zhuǎn)換通道的接入 狀態(tài)，形成各模數(shù)轉(zhuǎn)換通道的使能控制信號，決定所述模數(shù)轉(zhuǎn)換接口單元向?qū)哪?shù)轉(zhuǎn) 換通道提供采樣時鐘、所述各通道數(shù)據(jù)暫存單元的讀使能信號以及所述數(shù)據(jù)合路復接單元 中的時隙控制；所述模數(shù)轉(zhuǎn)換接口單元利用反饋式增強型鎖相環(huán)向?qū)哪?shù)轉(zhuǎn)換通道提供采樣時 鐘，并且，在各模數(shù)轉(zhuǎn)換通道完成模數(shù)轉(zhuǎn)換處理后，對各模數(shù)轉(zhuǎn)換通道通過數(shù)字總線發(fā)送來 的數(shù)據(jù)進行對應的物理層和協(xié)議層處理；所述各通道數(shù)據(jù)暫存單元利用乒乓buffer結(jié)構(gòu)對所述模數(shù)轉(zhuǎn)換接口單元輸出的數(shù)據(jù) 進行暫存；所述數(shù)據(jù)合路復接單元將所述各通道數(shù)據(jù)暫存單元輸出的數(shù)據(jù)合路復接成一路信號；所述PCIE協(xié)議層處理單元對所述數(shù)據(jù)合路復接單元輸出的數(shù)據(jù)進行PCIE協(xié)議層處理；所述PCIE物理層處理單元對所述PCIE協(xié)議層處理單元輸出的數(shù)據(jù)進行PCIE物理層處理。
4.如權(quán)利要求3所述的基于PCIE協(xié)議的多通道數(shù)據(jù)采集裝置，其特征在于，所述多個 模數(shù)轉(zhuǎn)換通道輸出的數(shù)據(jù)通過采用源同步總線標準的數(shù)字總線傳輸給所述模數(shù)轉(zhuǎn)換接口 單元。
5.如權(quán)利要求1所述的基于PCIE協(xié)議的多通道數(shù)據(jù)采集裝置，其特征在于，還包括微 處理器輔助工作模塊，所述微處理器輔助工作模塊與所述微處理器模塊相連，其包括RC電 路、固化存儲器以及晶振電路，所述RC電路為所述微處理模塊提供電源去耦，所述固化存 儲器為所述微處理器模塊的配置程序提供存儲空間，所述晶振電路為所述微處理器模塊提供源時鐘。
6.如權(quán)利要求1所述的基于PCIE協(xié)議的多通道數(shù)據(jù)采集裝置，其特征在于，通過所述 PCIE協(xié)議接口模塊接入所述用戶數(shù)據(jù)處理裝置的電源，實現(xiàn)電力供給。
全文摘要
本發(fā)明公開了一種基于PCIE協(xié)議的多通道數(shù)據(jù)采集裝置，通過采用PCIE協(xié)議、反饋式增強型鎖相環(huán)以及乒乓buffer結(jié)構(gòu)，能夠有效實現(xiàn)多通道的高速數(shù)據(jù)采樣、各通道之間的時鐘同步性以及各通道的數(shù)據(jù)傳輸實時性。
文檔編號G06F13/38GK101930479SQ20101026702
公開日2010年12月29日 申請日期2010年8月27日 優(yōu)先權(quán)日2010年8月27日
發(fā)明者余金培, 劉會杰, 梁廣, 龔文斌 申請人:中國科學院上海微系統(tǒng)與信息技術(shù)研究所