專利名稱：集成電路及其設(shè)計(jì)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路、其形成方法、及其設(shè)計(jì)方法。本發(fā)明更特別涉及半導(dǎo) 體集成電路元件的設(shè)計(jì)規(guī)則，其中位于核心元件區(qū)域的半導(dǎo)體鰭片緊密聚集，而位于較高 密度單元的半導(dǎo)體鰭片各自分散。
背景技術(shù)：
由于半導(dǎo)體鰭片可提供較高的集成等級(jí)，因此已廣泛應(yīng)用于高階半導(dǎo)體工藝中。 舉例來(lái)說(shuō)，形成于半體基板中的FinFET (鰭片場(chǎng)效晶體管)的柵極寬度，大于形成于相同部 分的半導(dǎo)體基板的一般晶體管的柵極寬度。半導(dǎo)體鰭片具有高深寬比，其高度一般均大于 其寬度。當(dāng)采用圖案化工藝如光刻及蝕刻形成半導(dǎo)體鰭片元件時(shí)，將面臨圖案化工藝的固 有限制及缺陷，即聚集的鰭片與分散的鰭片的形狀及大小不同。雖然單一圖案化工藝可同 時(shí)形成聚集的鰭片與分散的鰭片，仍難以控制兩種鰭片的形狀，也難以使兩種鰭片具有相 同的形狀及關(guān)鍵尺寸。上述圖案化工藝形成的分散的鰭片傾向于具有較差的形狀及關(guān)鍵尺 寸。上述工藝的另一個(gè)缺點(diǎn)是較分散的半導(dǎo)體鰭片(即非緊密聚集的鰭片)會(huì)有剝落 或分層的現(xiàn)象。較分散的半導(dǎo)體鰭片易于自基板剝落，這將破壞元件功能并污染工藝腔室。綜上所述，目前亟需一種形成鰭片元件的方法克服上述缺點(diǎn)。此方法可同時(shí)形成 緊密聚集的與分散的半導(dǎo)體鰭片，且分散的鰭片不再易于剝落。除此之外，此方法形成的緊 密聚集與分散的半導(dǎo)體鰭片具有實(shí)質(zhì)上相同的形狀與關(guān)鍵尺寸。本發(fā)明將針對(duì)上述需求提供實(shí)際方法。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中存在的上述問(wèn)題，本發(fā)明提供一種集成電路，包括至少一核 心元件區(qū)與至少一密集組件單元；以及多個(gè)半導(dǎo)體鰭片包括核心半導(dǎo)體鰭片，位于至少 一核心元件區(qū)中，其排列根據(jù)設(shè)計(jì)規(guī)則使核心半導(dǎo)體鰭片具有最低聚集密度；以及其他半 導(dǎo)體鰭片，位于至少一密集組件單元中，且其排列不根據(jù)設(shè)計(jì)規(guī)則。本發(fā)明也提供一種集成電路的設(shè)計(jì)方法，包括將半導(dǎo)體集成電路芯片分為不同的 功能區(qū)塊，該些功能區(qū)塊包括核心區(qū)域及至少一單元區(qū)域；設(shè)計(jì)核心區(qū)域及單元區(qū)域的半 導(dǎo)體鰭片；以及于核心區(qū)域?qū)嵤┰O(shè)計(jì)規(guī)則，使半導(dǎo)體鰭片聚集成組，且每個(gè)半導(dǎo)體鰭片組中 至少包含三個(gè)相鄰的半導(dǎo)體鰭片；以及于單元區(qū)域不實(shí)施設(shè)計(jì)規(guī)則；其中單元區(qū)域的元件 平均密度高于核心區(qū)域的元件平均密度。本發(fā)明可同時(shí)形成緊密聚集的與分散的半導(dǎo)體鰭片，且分散的鰭片不再易于剝落。


圖1為本發(fā)明一實(shí)施例中設(shè)計(jì)半導(dǎo)體集成電路芯片的流程圖；2/4頁(yè)圖2為具有核心區(qū)域及多個(gè)密集組件單元的集成電路芯片的布局圖；圖3為緊密聚集的半導(dǎo)體鰭片與分散的半導(dǎo)體鰭片的布局平面圖；圖4為根據(jù)設(shè)計(jì)規(guī)則形成的半導(dǎo)體鰭片的一部分元件區(qū)域，以及未根據(jù)設(shè)計(jì)規(guī)則 形成的半導(dǎo)體鰭片的另一部分元件區(qū)域的半導(dǎo)體集成電路芯片布局平面圖；以及圖5為形成于基板上的半導(dǎo)體鰭片剖視圖。附圖標(biāo)記說(shuō)明2 IC芯片；4 單元區(qū)域；6 核心區(qū)域；10 半導(dǎo)體鰭片；12 鰭片高度；14 鰭片間距；16 鰭片的平均寬度；18 鰭片腳距；24 表面；26 基板；100、102、104、106、 108步驟。
具體實(shí)施例方式以下是本發(fā)明關(guān)于半導(dǎo)體元件、形成半導(dǎo)體元件的方法、設(shè)計(jì)半導(dǎo)體元件的方法、 以及電腦可讀取的記錄媒介，是由電腦程序編碼并由電腦執(zhí)行以設(shè)計(jì)半導(dǎo)體元件。本發(fā)明更特別采用電腦或其他方法以設(shè)計(jì)半導(dǎo)體元件及形成光掩模，比如以電腦 輔助設(shè)計(jì)(CAD)系統(tǒng)執(zhí)行設(shè)計(jì)步驟并提供光刻數(shù)據(jù)以形成光掩模。目前已有多種CAD系統(tǒng) 可選擇使用。將設(shè)計(jì)信息輸入CAD系統(tǒng)后，提供程序指令至CAD系統(tǒng)使CAD系統(tǒng)設(shè)計(jì)光掩 模。由電腦執(zhí)行的設(shè)計(jì)方法所提供的光刻數(shù)據(jù)將傳送至光掩模制備器具，可制備以上述光 刻數(shù)據(jù)為基礎(chǔ)的光掩模。接著采用光掩模搭配現(xiàn)有工藝形成半導(dǎo)體元件如集成電路(IC)、 IC芯片、或其他元件。設(shè)計(jì)信息包含廣泛的布局信息如平面規(guī)劃信息，可將半導(dǎo)體IC芯片分為多個(gè)主 要的功能區(qū)塊，如一或多個(gè)核心區(qū)域(core portion)及一或多個(gè)元件單元(device cell)。 依據(jù)設(shè)計(jì)信息，可在核心區(qū)域依設(shè)計(jì)規(guī)則設(shè)置半導(dǎo)體鰭片，并在其他單元區(qū)域不依設(shè)計(jì)規(guī) 則設(shè)置半導(dǎo)體鰭片。依上述設(shè)計(jì)信息可執(zhí)行平面規(guī)劃，如完整設(shè)計(jì)半導(dǎo)體IC芯片的功能區(qū) 塊的位置。在本發(fā)明一實(shí)施例中，設(shè)計(jì)信息的格式為電腦可讀取的記錄媒介，以電腦程序編 碼后以電腦執(zhí)行。上述電腦可為用以設(shè)計(jì)半導(dǎo)體集成電路芯片的CAD系統(tǒng)。圖1為本發(fā)明一實(shí)施例的流程圖。步驟100規(guī)劃半導(dǎo)體集成電路芯片的設(shè)計(jì)。IC 芯片可為采用多種技術(shù)的多種工藝所制備的任何元件，可具有多種應(yīng)用。步驟102將芯片 分為多個(gè)功能區(qū)塊，如一或多個(gè)核心區(qū)域及一或多個(gè)單元，其中單元的特征密度高于核心 區(qū)域。如步驟104及106所示，本發(fā)明的設(shè)計(jì)規(guī)則僅應(yīng)用于核心區(qū)域而非其他單元區(qū)域。步 驟104將關(guān)于半導(dǎo)體鰭片的空間排列的設(shè)計(jì)規(guī)則應(yīng)用于核心區(qū)域，而步驟106則不應(yīng)用上 述設(shè)計(jì)規(guī)則于單元區(qū)域。步驟108根據(jù)上述設(shè)計(jì)規(guī)則設(shè)計(jì)所有集成電路芯片，特別是設(shè)計(jì) 核心區(qū)域與單元區(qū)域的半導(dǎo)體鰭片。換句話說(shuō)，只有核心區(qū)域的半導(dǎo)體鰭片的空間排列需 符合設(shè)計(jì)規(guī)則，而單元區(qū)域的半導(dǎo)體鰭片不需符合設(shè)計(jì)規(guī)則。關(guān)于芯片設(shè)計(jì)及布局規(guī)則的 步驟102、104、106、及108可采用編碼指令的形式儲(chǔ)存至電腦可讀媒介，并以電腦執(zhí)行指令 以進(jìn)行布局并設(shè)計(jì)IC芯片。 下述將以圖2 圖4為例說(shuō)明本發(fā)明。 圖2為一實(shí)施例的IC芯片的布局平面圖。IC芯片2包含一核心區(qū)域6及兩個(gè)單 元區(qū)域4?？梢岳斫獾氖牵鲜龉δ軈^(qū)塊的排列僅用以舉例。舉例來(lái)說(shuō)，上述IC芯片2上的單一核心區(qū)域6與兩個(gè)單元區(qū)域4之間的相對(duì)位置可不同于圖2。此外，布局圖中核心區(qū)域 6與單元區(qū)域4的數(shù)目也不限于圖2所示的數(shù)目，IC芯片2可具有多個(gè)核心區(qū)域6，及較多 或較少的單元區(qū)域4。單元區(qū)域4的元件特征密度高于核心區(qū)域6。在不同實(shí)施例中，單元區(qū)域4及核 心區(qū)域6可具有不同的相對(duì)特征密度。單元區(qū)域4可為存儲(chǔ)元件如靜態(tài)隨機(jī)存取存儲(chǔ)器 (SRAM)、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)、或其他各種存儲(chǔ)器元件。核心區(qū)域6可為邏輯元件、 其他微處理器、或其他各種不同功能的多種元件。在其他實(shí)施例中，IC芯片2的功能區(qū)塊 可包含其他不同于單元區(qū)域4與核心區(qū)域6的額外功能區(qū)塊?？梢岳斫獾氖前雽?dǎo)體集成電 路芯片中，較低元件密度的區(qū)域適用有關(guān)半導(dǎo)體鰭片的空間排列的設(shè)計(jì)規(guī)則，而較高元件 密度的區(qū)域則不適用于上述設(shè)計(jì)規(guī)則。在一實(shí)施例中，上述有關(guān)半導(dǎo)體鰭片的空間排列(如聚集密度)的設(shè)計(jì)規(guī)則中，每 一組半導(dǎo)體鰭片至少含有三個(gè)以上的半導(dǎo)體鰭片彼此相鄰。在另一實(shí)施例的設(shè)計(jì)規(guī)則中， 每一組半導(dǎo)體鰭片至少含有四個(gè)以上的半導(dǎo)體鰭片彼此相鄰。在又一實(shí)施例的設(shè)計(jì)規(guī)則 中，每一組半導(dǎo)體鰭片含有不同數(shù)目的半導(dǎo)體鰭片彼此相鄰、不同的聚集密度、及/或不同 的排列方式。在其他多種的實(shí)施例的設(shè)計(jì)規(guī)則中，半導(dǎo)體鰭片具有高聚集密度，即一般所謂 的巢狀鰭片(nested fins)。在另一實(shí)施例中，IC芯片2包含超過(guò)兩種型態(tài)的功能區(qū)塊，具 有第一半導(dǎo)體鰭片聚集密度的第一設(shè)計(jì)規(guī)則適用于第一種功能區(qū)塊；具有第二半導(dǎo)體鰭片 聚集密度的第二設(shè)計(jì)規(guī)則適用于第二種功能區(qū)塊，且第三種功能區(qū)塊不采用上述兩種設(shè)計(jì) 規(guī)則。本發(fā)明提供一或多種半導(dǎo)體鰭片的空間排列的設(shè)計(jì)規(guī)則，可選擇性地實(shí)施于一或多 種功能區(qū)塊而不實(shí)施于其他功能區(qū)塊。圖3為本發(fā)明一實(shí)施例中設(shè)計(jì)的布局平面圖。在圖3中，核心區(qū)域6具有四個(gè)緊 密聚集的半導(dǎo)體鰭片10。在此實(shí)施例中，四個(gè)半導(dǎo)體鰭片10彼此相鄰且互相平行，其相對(duì) 緊密的排列方式如下述。核心區(qū)域6中四個(gè)半導(dǎo)體鰭片10的排列方式符合設(shè)計(jì)規(guī)則如前 述至少三個(gè)或四個(gè)半導(dǎo)體鰭片元件彼此相鄰。如圖3所示，上述設(shè)計(jì)規(guī)則并未實(shí)施于單元 區(qū)域4，其僅具有單一獨(dú)立的半導(dǎo)體鰭片10。在核心區(qū)域6中，四個(gè)半導(dǎo)體鰭片10具有平均寬度16。半導(dǎo)體鰭片10之間的間 距(spacing)為14，而半導(dǎo)體鰭片10的陣列具有腳距(pitch) 18。在不同實(shí)施例中，鰭片 的平均寬度16介于約IOnm至50nm之間，且較佳介于約13nm至17nm之間。在不同實(shí)施例 中，鰭片之間的間距14介于約35nm至80nm之間，且較佳小于或等于65nm。在不同實(shí)施例 中，鰭片腳距18介于約40nm至IOOnm之間，且較佳為約50nm。在一較佳實(shí)施例中，鰭片之 間的間距14小于或等于半導(dǎo)體鰭片10的平均寬度16的五倍。在另一實(shí)施例中，鰭片之間 的間距14小于或等于半導(dǎo)體鰭片10的平均寬度16的三倍。在核心區(qū)域6關(guān)于半導(dǎo)體鰭片的空間排列的設(shè)計(jì)規(guī)則中，至少有三、四、或五個(gè)半 導(dǎo)體鰭片彼此相鄰。相鄰的定義為接近或鄰近，但不一定相接。相鄰指的是鰭片靠的夠近， 可視作陣列的一部分。在多種實(shí)施例中，半導(dǎo)體鰭片彼此相鄰且互相平行排列，其數(shù)目不限 于前述實(shí)施例，且半導(dǎo)體鰭片之間的間距不明顯地大于鰭片寬度。在圖4中，至少三個(gè)半導(dǎo)體鰭片彼此相鄰的設(shè)計(jì)規(guī)則僅實(shí)施于核心區(qū)域6而不實(shí) 施于單元區(qū)域4。在圖4中，核心區(qū)域6包含兩組半導(dǎo)體鰭片10，其中一組有六個(gè)半導(dǎo)體鰭 片10彼此相鄰，而另一組有三個(gè)半導(dǎo)體鰭片10彼此相鄰。在圖4的元件區(qū)域4中，相鄰的半導(dǎo)體鰭片10數(shù)目不超過(guò)兩個(gè)。在元件區(qū)域4中，只有最左邊的兩個(gè)半導(dǎo)體鰭片10與最右 邊的兩個(gè)半導(dǎo)體鰭片彼此相鄰，由此可知設(shè)計(jì)規(guī)則(至少有三個(gè)半導(dǎo)體鰭片10彼此相鄰) 并未實(shí)施于元件區(qū)域4中。在上述的實(shí)施例中，設(shè)計(jì)規(guī)則僅實(shí)施于半導(dǎo)體集成電路芯片的核心區(qū)域而未實(shí)施 于較緊密排列的元件區(qū)域，且特別關(guān)于該些區(qū)域中的半導(dǎo)體鰭片的空間排列。上述設(shè)計(jì)規(guī) 則可編碼至電腦可讀取媒介如電腦可讀取的程序碼，再以電腦執(zhí)行，即可根據(jù)設(shè)計(jì)規(guī)則設(shè) 計(jì)半導(dǎo)體集成電路芯片與形成芯片的光掩模。本發(fā)明也涵蓋采用上述光掩模形成的半導(dǎo)體 集成電路芯片，并可搭配現(xiàn)有工藝方法。圖5為半導(dǎo)體元件的核心區(qū)域6的半導(dǎo)體鰭片的剖視圖，其形成方法可為已知工 藝。半導(dǎo)體鰭片10形成于基板26的表面24上。基板26可為硅、其他半導(dǎo)體晶片、絕緣層 上硅(SOI)基板、或其他半導(dǎo)體工藝工業(yè)所采用的基板。表面24可為硅基板或其他半導(dǎo)體 晶片原本的上表面，也可為半導(dǎo)體晶片或其他基板上形成的薄膜表面。如圖5所示，有兩組 半導(dǎo)體鰭片10，且每一組均有三個(gè)彼此相鄰的半導(dǎo)體鰭片10。半導(dǎo)體鰭片10可由硅、硅鍺 合金、其他合適的半導(dǎo)體材料、或上述的復(fù)合材料組成。半導(dǎo)體鰭片的形成方式可為現(xiàn)有工 藝如光刻圖案化工藝后進(jìn)行蝕刻工藝。在不同實(shí)施例中，半導(dǎo)體鰭片的高度12可介于25nm 至50nm之間。在其他實(shí)施例中，半導(dǎo)體鰭片10可具有其他高度。半導(dǎo)體鰭片10的高寬 比一般介于約2 1至7 1之間，但也可為其他高寬比。此外，可以現(xiàn)有工藝方法形成 FinFET、其他晶體管、或其他半導(dǎo)體元件于半導(dǎo)體鰭片10上，以制備完整的半導(dǎo)體IC芯片 元件，且此芯片元件含有符合設(shè)計(jì)規(guī)則的半導(dǎo)體鰭片。本發(fā)明的附圖為說(shuō)明書的一部分，可搭配上述實(shí)施例以利了解。在上述說(shuō)明中， 相對(duì)方向字眼如“較低”、“較高”、“水平地”、“垂直地”、“其上”、“其下”、“上方”、“下方”、“頂 部”、“底部”等等，均為圖中的相對(duì)方向。上述相對(duì)方向字眼僅用以方便描述，并非限定實(shí)際 結(jié)構(gòu)中的元件位置。雖然本發(fā)明已以數(shù)個(gè)較佳實(shí)施例揭示如上，然而其并非用以限定本發(fā)明，任何本 領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的改變與潤(rùn)飾，因此本發(fā) 明的保護(hù)范圍應(yīng)當(dāng)視隨附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種集成電路，包括至少一核心元件區(qū)與至少一密集組件單元；以及 多個(gè)半導(dǎo)體鰭片包括一核心半導(dǎo)體鰭片，位于所述至少一核心元件區(qū)中，其排列根據(jù)一設(shè)計(jì)規(guī)則使該核心 半導(dǎo)體鰭片具有最低聚集密度；以及其他半導(dǎo)體鰭片，位于所述至少一密集組件單元中，且其排列不根據(jù)該設(shè)計(jì)規(guī)則。
2.如權(quán)利要求1所述的集成電路，其中該設(shè)計(jì)規(guī)則中，至少一核心半導(dǎo)體鰭片與另一 核心半導(dǎo)體鰭片相鄰。
3.如權(quán)利要求2所述的集成電路，其中該設(shè)計(jì)規(guī)則中，所述多個(gè)核心半導(dǎo)體鰭片平行 排列，且兩者的腳距小于或等于65微米。
4.如權(quán)利要求2所述的集成電路，其中該設(shè)計(jì)規(guī)則中，所述多個(gè)核心半導(dǎo)體鰭片平行 排列，且兩者間距小于或等于所述多個(gè)核心半導(dǎo)體鰭片的平均寬度的五倍。
5.如權(quán)利要求2所述的集成電路，其中該核心元件區(qū)包括邏輯元件，且該密集組件單 元包括靜態(tài)隨機(jī)存取存儲(chǔ)器單元。
6.如權(quán)利要求1所述的集成電路，其中該密集組件單元包括靜態(tài)隨機(jī)存取存儲(chǔ)器單元。
7.如權(quán)利要求1所述的集成電路，其中該其他半導(dǎo)體鰭片包括分散的半導(dǎo)體鰭片。
8.如權(quán)利要求1所述的集成電路，其中所述多個(gè)半導(dǎo)體鰭片的高寬比介于2 1至 6 1之間。
9.如權(quán)利要求1所述的集成電路，還包括至少一晶體管形成于部分所述多個(gè)半導(dǎo)體鰭 片上。
10.一種集成電路的設(shè)計(jì)方法，包括將一半導(dǎo)體集成電路芯片分為不同的功能區(qū)塊，所述多個(gè)功能區(qū)塊包括一核心區(qū)域及 至少一單元區(qū)域；設(shè)計(jì)該核心區(qū)域及該單元區(qū)域的半導(dǎo)體鰭片；以及于核心區(qū)域?qū)嵤┮辉O(shè)計(jì)規(guī)則，使半導(dǎo)體鰭片聚集成組，且每個(gè)半導(dǎo)體鰭片組中至少包 含三個(gè)相鄰的半導(dǎo)體鰭片；以及于該單元區(qū)域不實(shí)施該設(shè)計(jì)規(guī)則；其中該單元區(qū)域的元件平均密度高于該核心區(qū)域的元件平均密度。
11.如權(quán)利要求10所述的集成電路的設(shè)計(jì)方法，還包括設(shè)計(jì)該核心區(qū)域以及該單元區(qū)域。
12.如權(quán)利要求10所述的集成電路的設(shè)計(jì)方法，其中該設(shè)計(jì)規(guī)則中，所述多個(gè)核心區(qū) 域的半導(dǎo)體鰭片平行排列，且兩者的腳距小于或等于65微米。
13.如權(quán)利要求10所述的集成電路的設(shè)計(jì)方法，其中該設(shè)計(jì)規(guī)則中，所述多個(gè)核心區(qū) 域的半導(dǎo)體鰭片平行排列，且兩者間距小于或等于所述多個(gè)核心區(qū)域的半導(dǎo)體鰭片的平均 寬度的五倍；以及該單元區(qū)域的半導(dǎo)體鰭片彼此分開(kāi)。
全文摘要
本發(fā)明提供一種集成電路及其設(shè)計(jì)方法，所述方法包括將芯片分為多個(gè)功能區(qū)塊如核心區(qū)域及至少一功能單元，并將設(shè)計(jì)規(guī)則實(shí)施于核心區(qū)域而非其他功能單元。上述實(shí)施于核心區(qū)域而非所有功能區(qū)塊的設(shè)計(jì)規(guī)則包括以CAD或其他自動(dòng)化設(shè)計(jì)系統(tǒng)，設(shè)計(jì)上述半導(dǎo)體IC芯片的電腦可讀取的存儲(chǔ)媒介，以及制造半導(dǎo)體IC芯片的光掩模。以上述方法形成的半導(dǎo)體IC芯片具有多個(gè)半導(dǎo)體鰭片形成于核心區(qū)及其他功能單元中，但只有核心區(qū)域的半導(dǎo)體鰭片緊密聚集。本發(fā)明可同時(shí)形成緊密聚集的與分散的半導(dǎo)體鰭片，且分散的鰭片不再易于剝落。
文檔編號(hào)G06F17/50GK102117804SQ20101017097
公開(kāi)日2011年7月6日 申請(qǐng)日期2010年4月30日 優(yōu)先權(quán)日2009年12月30日
發(fā)明者余紹銘, 張長(zhǎng)昀 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司