專(zhuān)利名稱(chēng)：一種硬件板卡的背板接口的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信領(lǐng)域，尤其涉及一種能消除硬件板卡槽位相關(guān)性的背 板接口設(shè)計(jì)方案。
背景技術(shù)：
在通信領(lǐng)域中，交換機(jī)、路由器以及各種傳輸設(shè)備通常采用有多個(gè)接 口卡槽位的機(jī)箱系統(tǒng)結(jié)構(gòu)，各槽位硬件板卡通過(guò)背板插座接口與背板建立 連接，于是各硬件板卡之間就可以通過(guò)背板總線(xiàn)傳遞數(shù)據(jù)信息，其原理結(jié) 構(gòu)如圖1所示。在數(shù)據(jù)傳輸?shù)倪^(guò)程中，各槽位的硬件板卡共享同一個(gè)時(shí)鐘 源，在系統(tǒng)時(shí)鐘單元發(fā)出的同相時(shí)鐘(經(jīng)背板分配至各槽位的系統(tǒng)時(shí)鐘CLK1、 CLK2.......CLKN)的作用下，完成l丈據(jù)的發(fā)送和接收。當(dāng)設(shè)備采用圖1所示的系統(tǒng)結(jié)構(gòu)時(shí)，如果硬件板卡在硬件上不做任何 特殊的設(shè)計(jì)，通常都會(huì)對(duì)槽位表現(xiàn)出很大的依賴(lài)性(即硬件板卡槽位相關(guān) 性)，也就是說(shuō)， 一塊硬件板卡插在一些槽位上可以正常工作，插在另一 些槽位上則可能不能正常工作。下面就對(duì)其原因進(jìn)行具體說(shuō)明。由于數(shù)據(jù) 傳送過(guò)程中存在著芯片(例如可編程邏輯器件FPGA或業(yè)務(wù)處理芯片) 發(fā)送時(shí)延、發(fā)送板上數(shù)據(jù)傳輸時(shí)延、背板傳輸時(shí)延、接收板上數(shù)據(jù)傳輸時(shí) 延、芯片的接收時(shí)延，造成接收端數(shù)據(jù)較發(fā)送端數(shù)據(jù)有一個(gè)時(shí)延，這個(gè)時(shí) 延是上述各種時(shí)延累積的結(jié)果。由于硬件板卡和背板PCB介質(zhì)材料特性和 布線(xiàn)上的差異性，傳輸時(shí)延的一致性很難保證，各芯片收發(fā)時(shí)延也沒(méi)法控 制。時(shí)延不確定因素多，其后果就是時(shí)延總體波動(dòng)大，如果接收端數(shù)據(jù)采 樣時(shí)刻設(shè)計(jì)得不合適，就會(huì)出現(xiàn)接收數(shù)據(jù)與發(fā)送端發(fā)送的數(shù)據(jù)不一致的問(wèn)題，數(shù)據(jù)傳輸可靠性也因此而變差。下面就以各硬件板卡發(fā)送和接收數(shù)據(jù)的器件都為可編程邏輯器件(比如是可編程邏輯器件FPGA1、 FPGA2和 FPGA3 )為例進(jìn)行-說(shuō)明，如圖2所示，其為槽位1板卡向槽位2或槽位3 板卡傳送數(shù)據(jù)的原理示意圖。槽位1板卡FPGA1輸出的8路數(shù)據(jù)信號(hào) FDOUT0、 FD0UT1……FDOUT7,分別通過(guò)八根數(shù)據(jù)線(xiàn)發(fā)送到背板，然后 經(jīng)過(guò)背板總線(xiàn)傳輸至槽位2 (或槽位3 )板卡，由FPGA2 (或FPGA3 )完 成八路數(shù)據(jù)FDINA0、 FDINA1……FDINA7 (或FDINB0、 FDINB1…… FDINB7)的接收。發(fā)送時(shí)鐘CLK1和接收時(shí)鐘CLK2、 CLK3均來(lái)自系統(tǒng) 時(shí)鐘單元，數(shù)據(jù)的收發(fā)利用這些同源時(shí)鐘的同沿(以上升沿為例)觸發(fā)。 雖然理論上FPGA1同時(shí)向各條數(shù)據(jù)線(xiàn)發(fā)送數(shù)據(jù)，但發(fā)送時(shí)總是會(huì)存在細(xì)微 的時(shí)間差，而理論上FPGA2可以同時(shí)接收各條數(shù)據(jù)線(xiàn)上的數(shù)據(jù)，但接收時(shí) 總是會(huì)存在細(xì)微的時(shí)間差，再加上PCB是線(xiàn)時(shí)延也存在細(xì)微差異，就造成 FPGA1理論上同時(shí)發(fā)送的八路數(shù)據(jù)信號(hào)，在FPGA2接收時(shí)卻無(wú)法同時(shí)接 收到，參見(jiàn)圖3(a)，其表示FPGA2接收的8路數(shù)據(jù)信號(hào)時(shí)序圖。對(duì)于FPGA2 來(lái)說(shuō)，有的數(shù)據(jù)信號(hào)提前進(jìn)入有效保持時(shí)間，有的滯后進(jìn)入，這樣數(shù)據(jù)總 線(xiàn)上的數(shù)據(jù)從最早有效到最晚有效會(huì)持續(xù)一段時(shí)間U,在這段時(shí)間內(nèi)數(shù)據(jù) 總線(xiàn)不穩(wěn)定?？鄢偩€(xiàn)不穩(wěn)定期， 一個(gè)時(shí)鐘周期內(nèi)的其他時(shí)刻為穩(wěn)定期S。 若以系統(tǒng)時(shí)鐘的上升沿觸發(fā)FPGA2接收數(shù)據(jù)的話(huà)，則只有時(shí)鐘的上升沿落 在時(shí)間段S內(nèi)，才能保證接收到正確的數(shù)據(jù)。另一方面，由于布線(xiàn)的差異性，不同槽位對(duì)應(yīng)的背板數(shù)據(jù)總線(xiàn)時(shí)延不 同，即使是同一塊硬件板卡，插在不同的槽位上工作時(shí)，數(shù)據(jù)總線(xiàn)穩(wěn)定期 產(chǎn)生時(shí)刻以及持續(xù)時(shí)間長(zhǎng)短也會(huì)有所不同，參見(jiàn)圖3(b),其為FPGA3接收 的八路數(shù)據(jù)信號(hào)時(shí)序圖。在使用同源時(shí)鐘進(jìn)行同步的情況下，要保證硬件 板卡在各個(gè)槽位都能正常工作，必須將時(shí)鐘采樣沿控制在各槽位總線(xiàn)穩(wěn)定 期的交集內(nèi)，即公共的穩(wěn)定期內(nèi)。然而這一公共的穩(wěn)定期未必存在，即使 存在，因其時(shí)間短，對(duì)時(shí)鐘的要求變得苛刻，而難以在工程上具體實(shí)現(xiàn)。
為了解決上述問(wèn)題，業(yè)界有一種方法，就是在每塊硬件板卡上增加一 個(gè)時(shí)鐘相位移動(dòng)電if各，當(dāng)硬件板卡在某個(gè)槽位上無(wú)法工作時(shí)，通過(guò)移動(dòng)時(shí)鐘相位，使FPGA2用來(lái)采集數(shù)據(jù)的時(shí)鐘延時(shí)，以保證其上升沿落在數(shù)據(jù)總 線(xiàn)穩(wěn)定期內(nèi)。這種方法通常需要將硬件板卡插在每個(gè)槽位上，找出正常工 作時(shí)可以移動(dòng)的時(shí)鐘相位的范圍，如果每個(gè)槽位可以調(diào)節(jié)的范圍很大，并 且存在公共的范圍，則只要將時(shí)鐘相位調(diào)整到這個(gè)公共范圍內(nèi)，硬件板卡 就可以在任何槽位正常工作。采用這種方法，不僅大大增加了后期調(diào)試的 工作量，而且在實(shí)際應(yīng)用時(shí)，傳輸時(shí)延由于電路板加工批次的差異和設(shè)計(jì) 上的修改而發(fā)生變化，測(cè)試時(shí)延并在接收端進(jìn)行調(diào)整的方法將無(wú)法保證在 各種條件下都能可靠接收數(shù)據(jù)。所以，上述解決方案并沒(méi)有達(dá)到理想效果。發(fā)明內(nèi)容為了消除上述硬件板卡槽位相關(guān)性的問(wèn)題，本發(fā)明提出了一種消除硬 件板卡槽位相關(guān)性的背板接口 。本發(fā)明提供的一種硬件板卡的背板接口，其位于硬件板卡上，硬件板 卡的業(yè)務(wù)數(shù)據(jù)處理單元通過(guò)所述背板接口與背板進(jìn)行業(yè)務(wù)數(shù)據(jù)傳輸，所述 背板接口包括 一組發(fā)送觸發(fā)器，用于將硬件板卡預(yù)發(fā)送的業(yè)務(wù)數(shù)據(jù)送至 背板；及一組接收觸發(fā)器，用于采集接收背板來(lái)的數(shù)據(jù)，送往硬件板卡的 業(yè)務(wù)數(shù)據(jù)處理單元。其中，所述發(fā)送觸發(fā)器和接收觸發(fā)器的時(shí)鐘信號(hào)觸發(fā)端與背板的時(shí)鐘 信號(hào)端相連。其中，所述發(fā)送觸發(fā)器和接收觸發(fā)器分別由系統(tǒng)同步時(shí)鐘的 上升沿或下降沿觸發(fā)。其中，所述發(fā)送觸發(fā)器和接收觸發(fā)器主要由同步觸 發(fā)器構(gòu)成。其中，所述發(fā)送觸發(fā)器和接收觸發(fā)器分別由D觸發(fā)器構(gòu)成。其 中，所述同步觸發(fā)器為D觸發(fā)器、Q觸發(fā)器、同步JK觸發(fā)器、同步RS觸 發(fā)器中的一種或幾種的組合結(jié)構(gòu)。其中，所述發(fā)送觸發(fā)器和接收觸發(fā)器的 數(shù)據(jù)輸出和輸入端分別通過(guò)數(shù)據(jù)線(xiàn)與背板的發(fā)送和接收數(shù)據(jù)接口相連,且
背板數(shù)據(jù)走線(xiàn)等長(zhǎng)布線(xiàn)。與現(xiàn)有技術(shù)相比，本發(fā)明所設(shè)計(jì)的背板接口具有以下優(yōu)點(diǎn)在硬件板卡的背板接口側(cè)，采用系統(tǒng)時(shí)鐘控制的同步觸發(fā)器將發(fā)送數(shù) 據(jù)打出，這樣就去除了時(shí)延累積對(duì)發(fā)送數(shù)據(jù)的影響，保證了硬件板卡發(fā)送給背板的數(shù)據(jù)的時(shí)延一致性；采用系統(tǒng)時(shí)鐘控制的同步觸發(fā)器對(duì)接收數(shù)據(jù) 進(jìn)行采樣，這樣就去除了時(shí)延累積對(duì)接收數(shù)據(jù)的影響，保證了背板傳送給 硬件板卡的數(shù)據(jù)的時(shí)延一致性；再加上背板數(shù)據(jù)走線(xiàn)的等長(zhǎng)設(shè)計(jì)和系統(tǒng)整 體的同步設(shè)計(jì)，就保證了各槽位數(shù)據(jù)收發(fā)相位的一致性，使接收端可以穩(wěn) 定、可靠地接收數(shù)據(jù)。


圖l為現(xiàn)有技術(shù)中，有多個(gè)接口卡槽位的機(jī)箱系統(tǒng)原理結(jié)構(gòu)示意圖； 圖2為現(xiàn)有技術(shù)中，不同槽位板卡之間進(jìn)行數(shù)據(jù)傳遞的原理結(jié)構(gòu)示意圖；圖3(a)為圖2的FPGA2接收的八路數(shù)據(jù)信號(hào)時(shí)序圖； 圖3(b)為圖2的FPGA3接收的八路數(shù)據(jù)信號(hào)時(shí)序圖； 圖4為本發(fā)明所提供的背板接口的結(jié)構(gòu)示意圖； 圖5為本發(fā)明所提供的背板接口的實(shí)施例結(jié)構(gòu)示意圖； 圖6(a)為圖5所示接口電路中D觸發(fā)器412輸入、輸出數(shù)據(jù)的邏輯時(shí) 序圖。圖6(b)為圖5所示接口電路中D觸發(fā)器413輸入、輸出數(shù)據(jù)的邏輯時(shí) 序圖。
具體實(shí)施方式
以下將詳細(xì)描述本發(fā)明的各較佳實(shí)施例。本發(fā)明的設(shè)計(jì)思路是在硬件板卡上背板側(cè)增加兩組發(fā)送和接收觸發(fā)
器，這兩組觸發(fā)器將發(fā)送端到接收端的時(shí)延進(jìn)行切割，這樣時(shí)延不會(huì)累積， 在進(jìn)行系統(tǒng)時(shí)序設(shè)計(jì)時(shí)只需關(guān)注收發(fā)觸發(fā)器和背板時(shí)延的可靠性，而硬件 板卡上自身器件的時(shí)延配合，則由硬件板內(nèi)控制。從采用這種設(shè)計(jì)方式， 可以使發(fā)送端到接收端的數(shù)據(jù)時(shí)延波動(dòng)范圍減小，系統(tǒng)同步設(shè)計(jì)變得容易 實(shí)現(xiàn)，這樣就為解決板卡槽位相關(guān)性提供了一種結(jié)構(gòu)簡(jiǎn)單、易于實(shí)現(xiàn)、成 本低廉且能保證數(shù)據(jù)傳輸質(zhì)量的有效背板接口 ，以下參見(jiàn)圖4具體說(shuō)明。 如圖4所示，本發(fā)明提供的硬件板卡的背板接口，其位于硬件板卡上，硬件板卡的業(yè)務(wù)數(shù)據(jù)處理單元313通過(guò)所述背板接口與背板314進(jìn)行業(yè)務(wù) 數(shù)據(jù)傳輸，所述背板接口包括 一組發(fā)送觸發(fā)器3U,用于將硬件板卡預(yù)發(fā) 送的業(yè)務(wù)數(shù)據(jù)送至背板314;及一組接收觸發(fā)器312，用于采集接收背板314 來(lái)的數(shù)據(jù)，送往硬件^1卡的業(yè)務(wù)數(shù)據(jù)處理單元313。其中，發(fā)送觸發(fā)器311 和接收觸發(fā)器312的時(shí)鐘信號(hào)觸發(fā)端與背板314的時(shí)鐘信號(hào)端相連，也就 是，發(fā)送觸發(fā)器311和接收觸發(fā)器312分別由系統(tǒng)同步時(shí)鐘的上升沿或下 降沿觸發(fā)。上述發(fā)送觸發(fā)器311和接收觸發(fā)器312的數(shù)據(jù)輸出和輸入端分 別通過(guò)數(shù)據(jù)線(xiàn)與背板314的發(fā)送和接收數(shù)據(jù)接口相連，且背板數(shù)據(jù)走線(xiàn)等 長(zhǎng)布線(xiàn)。以下參見(jiàn)圖5說(shuō)明本發(fā)明實(shí)施的一最優(yōu)實(shí)施例。從圖5中可以看出， 圖5所示的結(jié)構(gòu)相對(duì)于圖2所示的現(xiàn)有技術(shù)的結(jié)構(gòu)來(lái)說(shuō)，增加了用于作為 上述發(fā)送觸發(fā)器311和接收觸發(fā)器312的八位同步D觸發(fā)器，其中，硬件 板卡的業(yè)務(wù)數(shù)據(jù)處理單元313主要由FPGA處理芯片來(lái)實(shí)現(xiàn)。如圖5所示，其在硬件板卡的發(fā)送端和接收端的背板側(cè)各使用了一個(gè) 八位D觸發(fā)器411、 412和413，觸發(fā)器411 、 412和413分別在系統(tǒng)同步 時(shí)鐘CLK1 、 CLK2和CLK3的上升沿控制下釆樣輸入、輸出總線(xiàn)數(shù)據(jù)。 圖中用DOUT表示從D觸發(fā)器411輸出到背板的數(shù)據(jù)碼流，用DINA表示 D觸發(fā)器412的接收來(lái)自背板的數(shù)碼流，用FDINA表示D觸發(fā)器412的輸 入到硬件板卡FPGA 415的凄t據(jù)碼流，用DINB表示D觸發(fā)器413的接收 來(lái)自背板的數(shù)碼流，用FDI]S舊表示D觸發(fā)器413的輸入到硬件板卡FPGA 416的數(shù)據(jù)碼流。從圖中可以看出，D觸發(fā)器411是作為發(fā)送觸發(fā)器311 在使用，而D觸發(fā)器412和D觸發(fā)器413是作為接收觸發(fā)器312在使用。從FPGA 414到FPGA 415或FPGA 416的數(shù)據(jù)時(shí)延通過(guò)D觸發(fā)器411 、 412和413切割成三部分?jǐn)?shù)碼流進(jìn)入D觸發(fā)器411前的時(shí)延r!、 D觸發(fā) 器411輸出端到觸發(fā)器412和413輸入端的時(shí)延r2、 D觸發(fā)器412和413 到后級(jí)芯片F(xiàn)PGA的時(shí)延r3,其中。又由三部分累積而成D觸發(fā)器411 到背板的時(shí)延、背板走線(xiàn)時(shí)延、背板到觸發(fā)器412和413的時(shí)延。為了實(shí) 現(xiàn)板卡間穩(wěn)定、正常地通信，系統(tǒng)只需要保證用于接收的D觸發(fā)器412和 413能可靠地釆集到數(shù)據(jù)，也就是控制好各槽位間的時(shí)延就可以了，而 板卡上時(shí)延r,和巧的影響，則由板內(nèi)進(jìn)行控制。從圖6可以看出，圖5中D觸發(fā)器412和413輸入信號(hào)時(shí)序圖。由于 時(shí)延r2的波動(dòng)范圍小，數(shù)據(jù)總線(xiàn)不穩(wěn)定期明顯短于圖3所示情況，即圖中 表示數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)從最早有效到最晚有效的持續(xù)時(shí)間段U明顯縮短， 且兩個(gè)槽位數(shù)據(jù)總線(xiàn)穩(wěn)定期產(chǎn)生時(shí)刻以及持續(xù)時(shí)間長(zhǎng)短沒(méi)有明顯差異，因 此在保證各槽位可靠接收數(shù)據(jù)的同時(shí)，消除了槽位的差異性，解決了板卡 對(duì)槽位的依賴(lài)性問(wèn)題?？傊景l(fā)明為解決板卡槽位相關(guān)性提供了一種結(jié) 構(gòu)簡(jiǎn)單、易于實(shí)現(xiàn)、成本低廉且能保證數(shù)據(jù)傳輸質(zhì)量的有效方法。上述以D觸發(fā)器為例說(shuō)明較為具體，但本發(fā)明的發(fā)送觸發(fā)器311和接 收觸發(fā)器312所采用的類(lèi)型不限于此，發(fā)送觸發(fā)器311和接收觸發(fā)器312 可主要由各種同步觸發(fā)器構(gòu)成，其中包括D觸發(fā)器、Q觸發(fā)器、同步JK 觸發(fā)器、同步RS觸發(fā)器，當(dāng)然也可以采用它們的組合結(jié)構(gòu)，只要能實(shí)現(xiàn)上 述D觸發(fā)器相同的功能即可。在選擇同步觸發(fā)器時(shí)，其數(shù)據(jù)位數(shù)由硬件板 卡數(shù)據(jù)總線(xiàn)的位數(shù)決定。上述內(nèi)容的舉例說(shuō)明較為具體，并不能因此而認(rèn)為是對(duì)本發(fā)明的專(zhuān)利 保護(hù)范圍的限制，本發(fā)明的專(zhuān)利保護(hù)范圍應(yīng)以所附權(quán)利要求為準(zhǔn)。
權(quán)利要求
1、一種硬件板卡的背板接口，其位于硬件板卡上，硬件板卡的業(yè)務(wù)數(shù)據(jù)處理單元通過(guò)所述背板接口與背板進(jìn)行業(yè)務(wù)數(shù)據(jù)傳輸，其特征在于，所述背板接口包括一組發(fā)送觸發(fā)器，用于將硬件板卡預(yù)發(fā)送的業(yè)務(wù)數(shù)據(jù)送至背板；及一組接收觸發(fā)器，用于采集接收背板來(lái)的數(shù)據(jù)，送往硬件板卡的業(yè)務(wù)數(shù)據(jù)處理單元。
2、 根據(jù)權(quán)利要求1所述的背板接口，其特征在于，所述發(fā)送觸發(fā)器和 接收觸發(fā)器的時(shí)鐘信號(hào)觸發(fā)端與背板的時(shí)鐘信號(hào)端相連。
3、 根據(jù)權(quán)利要求1所述的背板接口，其特征在于，所述發(fā)送觸發(fā)器和 接收觸發(fā)器分別由系統(tǒng)同步時(shí)鐘的上升沿或下降沿觸發(fā)。
4、 根據(jù)權(quán)利要求1所述的背板接口，其特征在于，所述發(fā)送觸發(fā)器和 接收觸發(fā)器主要由同步觸發(fā)器構(gòu)成。
5、 根據(jù)權(quán)利要求4所述的背板接口，其特征在于，所述發(fā)送觸發(fā)器和 接收觸發(fā)器分別由D觸發(fā)器構(gòu)成。
6、 根據(jù)權(quán)利要求4所述的背板接口，其特征在于，所述同步觸發(fā)器為 D觸發(fā)器、Q觸發(fā)器、同步JK觸發(fā)器、同步RS觸發(fā)器中的一種或幾種的 組合結(jié)構(gòu)。
7、 根據(jù)權(quán)利要求1所述的背板接口，其特征在于，所述發(fā)送觸發(fā)器和 接收觸發(fā)器的數(shù)據(jù)輸出和輸入端分別通過(guò)數(shù)據(jù)線(xiàn)與背板的發(fā)送和接收數(shù)據(jù) 接口相連，且背板數(shù)據(jù)走線(xiàn)等長(zhǎng)布線(xiàn)。
全文摘要
本發(fā)明公開(kāi)了一種硬件板卡的背板接口，其位于硬件板卡上，硬件板卡的業(yè)務(wù)數(shù)據(jù)處理單元通過(guò)所述背板接口與背板進(jìn)行業(yè)務(wù)數(shù)據(jù)傳輸，其特征在于，所述背板接口包括一組發(fā)送觸發(fā)器，用于將硬件板卡預(yù)發(fā)送的業(yè)務(wù)數(shù)據(jù)送至背板；及一組接收觸發(fā)器，用于采集接收背板來(lái)的數(shù)據(jù)，送往硬件板卡的業(yè)務(wù)數(shù)據(jù)處理單元。本發(fā)明通過(guò)增加兩組觸發(fā)器將發(fā)送端到接收端的時(shí)延進(jìn)行切割，這樣時(shí)延不會(huì)累積，在進(jìn)行系統(tǒng)時(shí)序設(shè)計(jì)時(shí)只需關(guān)注收發(fā)觸發(fā)器和背板時(shí)延的可靠性。
文檔編號(hào)G06F13/40GK101149721SQ200710124070
公開(kāi)日2008年3月26日 申請(qǐng)日期2007年10月16日 優(yōu)先權(quán)日2007年10月16日
發(fā)明者楚 柯, 石鴻斌 申請(qǐng)人:中興通訊股份有限公司