專利名稱：具有多個(gè)地址、數(shù)據(jù)及命令總線的存儲(chǔ)器裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)器裝置，且更具體來(lái)說(shuō)，涉及一種具有多個(gè)內(nèi)部總線以提供增加 的性能的存儲(chǔ)器裝置及方法。
背景技術(shù)：
使存儲(chǔ)器帶寬(即，可寫(xiě)入或讀取數(shù)據(jù)的速率)最大化是存儲(chǔ)器裝置性能中的重 要因素。己通過(guò)預(yù)取數(shù)據(jù)將存儲(chǔ)器帶寬增加到某一程度，使得在通過(guò)接收的存儲(chǔ)器命 令調(diào)用所述數(shù)據(jù)時(shí)所述數(shù)據(jù)將是可用的。隨著對(duì)存儲(chǔ)器帶寬需求的增加，為每一讀取 預(yù)取的數(shù)據(jù)量或?yàn)槊恳粚?xiě)入施加到存儲(chǔ)器裝置的數(shù)據(jù)量也不斷地增加。然而，簡(jiǎn)單地 不斷增加預(yù)取數(shù)據(jù)的量導(dǎo)致從存儲(chǔ)器中的單個(gè)位置預(yù)取大量的數(shù)據(jù)。最終，來(lái)自存儲(chǔ) 器一完整頁(yè)的數(shù)據(jù)將被預(yù)取。遺憾的是，來(lái)自單個(gè)位置的此大量數(shù)據(jù)通常并不是所需 要的。需要的是能夠從不同的組同時(shí)預(yù)取較小量的數(shù)據(jù)。然而存儲(chǔ)器裝置(例如，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器("DRAM")裝置)的內(nèi)部結(jié)構(gòu)阻止其以在數(shù)據(jù)預(yù)取位置中提供更 大靈活性的方式操作。典型DRAM裝置10的一部分顯示在圖1中。DRAM裝置IO包括經(jīng)由外部地址 總線18接收組、行及列地址的地址緩沖器14。雙向數(shù)據(jù)緩沖器20經(jīng)由外部數(shù)據(jù)總線 24接收寫(xiě)入數(shù)據(jù)，且向數(shù)據(jù)總線24輸出讀取數(shù)據(jù)。最后，命令解碼器30經(jīng)由外部命 令總線34接收及解碼存儲(chǔ)器命令，例如讀取命令及寫(xiě)入命令。DRAM裝置10還包括 如所屬領(lǐng)域的技術(shù)人員將了解的其它電路，但為了簡(jiǎn)明起見(jiàn)，已從圖1中省略了所述 電路。DRAM裝置10包括第一及第二存儲(chǔ)器陣列組40、 44，盡管還可包括額外組(未 顯示)。組40、 44的每一者含有大量布置成行及列的存儲(chǔ)器單元。響應(yīng)于經(jīng)由內(nèi)部命 令總線50從命令解碼器30接收到的讀取或?qū)懭朊钚盘?hào)，經(jīng)由內(nèi)部全局?jǐn)?shù)據(jù)總線52 將數(shù)據(jù)耦合到組40、 44中的一者或從組40、 44中的一者耦合數(shù)據(jù)。向其寫(xiě)入數(shù)據(jù)或 從其讀取數(shù)據(jù)的特定行由經(jīng)由內(nèi)部全局地址總線54從地址緩沖器14接收到的行地址 指定。如在所屬領(lǐng)域中眾所周知， 一旦己打開(kāi)一行存儲(chǔ)器單元，則可易于存取所述打 開(kāi)行中的存儲(chǔ)器單元。因此，可容易地預(yù)取打開(kāi)行中的數(shù)據(jù)。大致需要更多時(shí)間來(lái)打 開(kāi)組40、 44中的相同或不同組中的不同行。從其讀取數(shù)據(jù)或向其寫(xiě)入數(shù)據(jù)的打開(kāi)行中 的特定列由從地址緩沖器14接收到的列地址識(shí)別。從圖l中可看出，DRAM裝置10具有單個(gè)內(nèi)部命令總線50、單個(gè)內(nèi)部數(shù)據(jù)總線
52及單個(gè)內(nèi)部地址總線54。盡管可將內(nèi)部數(shù)據(jù)總線52分割為單獨(dú)的讀取數(shù)據(jù)及寫(xiě)入 數(shù)據(jù)路徑，但數(shù)據(jù)總線52—次僅可服務(wù)組40、 44中的一者。同樣地，單個(gè)內(nèi)部命令 總線50及單個(gè)內(nèi)部地址總線54不能夠同時(shí)尋址到組40、 44兩者且向其提供命令。因 此，DRAM裝置10不能夠同時(shí)從相同或不同組40、 44中的不同行的存儲(chǔ)器單元預(yù)取 數(shù)據(jù)。因此，需要一種用于同時(shí)存取相同或不同組中不同行的存儲(chǔ)器單元的方法及系 統(tǒng)，使得可發(fā)生對(duì)不同位置中的較小塊數(shù)據(jù)的預(yù)取，同時(shí)仍提供較高的存儲(chǔ)器帶寬。發(fā)明內(nèi)容一種存儲(chǔ)器裝置及方法經(jīng)由多個(gè)內(nèi)部地址總線及多個(gè)內(nèi)部數(shù)據(jù)總線存取存儲(chǔ)器 裝置中的多個(gè)組中的數(shù)據(jù)。響應(yīng)于接收第一存儲(chǔ)器地址，所述存儲(chǔ)器裝置在第一存儲(chǔ) 器單元組中在所述第一存儲(chǔ)器地址處起始第一存儲(chǔ)器存取。在正處理所述第一存儲(chǔ)器 存取時(shí)，所述存儲(chǔ)器裝置接收第二存儲(chǔ)器地址。然后，在所述存儲(chǔ)器裝置中的第二存 儲(chǔ)器單元組中在所述第二存儲(chǔ)器地址處起始第二存儲(chǔ)器存取。此第二存儲(chǔ)器存取是在 正處理所述第一存儲(chǔ)器存取時(shí)起始。在另一方面，所述存儲(chǔ)器裝置響應(yīng)于第一存儲(chǔ)器 命令在第一存儲(chǔ)器單元組中起始第一存儲(chǔ)器存取。在正處理第一存儲(chǔ)器存取時(shí)，響應(yīng) 于第二存儲(chǔ)器命令在所述存儲(chǔ)器裝置中的第二存儲(chǔ)器單元組中起始第二存儲(chǔ)器存取。 以此方式操作的存儲(chǔ)器裝置允許從第一存儲(chǔ)器單元組的數(shù)據(jù)預(yù)取，且在響應(yīng)于所述預(yù) 取正從所述存儲(chǔ)器裝置轉(zhuǎn)移數(shù)據(jù)時(shí)，可起始從第二存儲(chǔ)器單元組的數(shù)據(jù)預(yù)取。


圖l是具有單個(gè)組的地址、控制及數(shù)據(jù)總線的傳統(tǒng)存儲(chǔ)器裝置的一部分的方塊圖。 圖2是根據(jù)本發(fā)明的一個(gè)實(shí)例的存儲(chǔ)器裝置的一部分的方塊圖，其中使用兩組地 址、控制及數(shù)據(jù)總線。圖3是在圖2的存儲(chǔ)器裝置中使用的命令解碼器的一個(gè)實(shí)例的邏輯圖。圖4是在圖2的存儲(chǔ)器裝置中使用的組多路復(fù)用器邏輯單元的一個(gè)實(shí)例的邏輯圖。圖5是在圖2的存儲(chǔ)器裝置中使用的地址及數(shù)據(jù)多路復(fù)用器的一個(gè)實(shí)例的邏輯圖。圖6是根據(jù)本發(fā)明一個(gè)實(shí)例的計(jì)算機(jī)系統(tǒng)的方塊圖。
具體實(shí)施方式
圖2顯示根據(jù)本發(fā)明的一個(gè)實(shí)例的DRAM裝置60。如圖1的DRAM裝置10 — 樣，DRAM裝置60包括數(shù)個(gè)存儲(chǔ)器單元組，其中的兩個(gè)組40、44顯示在圖2中。DRAM
裝置60還包括分別在DRAM10中使用的外部地址、數(shù)據(jù)及命令總線18、 24、 34，以 及在DRAM 10中使用的地址緩沖器14、數(shù)據(jù)緩沖器20及命令解碼器30。命令解碼 器30的更具體實(shí)例顯示在圖3中且將結(jié)合所述圖加以解釋。DRAM 60主要是在其內(nèi)部總線結(jié)構(gòu)上不同于DRAM 10， DRAM 60的內(nèi)部總線 結(jié)構(gòu)為其提供額外性能能力。DRAM裝置60還包括如所屬領(lǐng)域的技術(shù)人員將了解的 其它電路。然而，此種其它電路與本發(fā)明的各種實(shí)例關(guān)系不是特別密切。因此，為了 簡(jiǎn)明起見(jiàn)，已從圖2中省略了所述電路。如圖2中所示，單個(gè)內(nèi)部地址總線62從地址緩沖器14延伸到地址多路復(fù)用邏輯 66。同樣地，單個(gè)內(nèi)部數(shù)據(jù)總線64從數(shù)據(jù)緩沖器20延伸到數(shù)據(jù)多路復(fù)用邏輯68。地 址多路復(fù)用邏輯66將來(lái)自地址緩沖器14的地址耦合到兩個(gè)全局地址總線70、74中的 任一者。如下文更加詳細(xì)地解釋，全局地址總線70、 74允許同時(shí)尋址兩個(gè)組40、 44。 數(shù)據(jù)多路復(fù)用邏輯68在從數(shù)據(jù)緩沖器20到兩個(gè)全局?jǐn)?shù)據(jù)總線76、 78中的任一者之間 耦合數(shù)據(jù)。全局?jǐn)?shù)據(jù)總線76、 78允許在正將寫(xiě)入數(shù)據(jù)耦合到組40、 44中的另一者或 從組40、 44中的另一者耦合讀取數(shù)據(jù)的同時(shí)將寫(xiě)入數(shù)據(jù)耦合到組40、 44中的一者或 從組40、 44中的一者耦合讀取數(shù)據(jù)。將結(jié)合圖5解釋地址多路復(fù)用器邏輯66及數(shù)據(jù) 多路復(fù)用器邏輯68的更多具體實(shí)例。全局地址總線70、 74及全局?jǐn)?shù)據(jù)總線76、 78分別耦合到與存儲(chǔ)器陣列組40、 44 相關(guān)聯(lián)的組多路復(fù)用器邏輯單元80、 82。還存在用于任何額外存儲(chǔ)器陣列組(未顯示) 的額外組邏輯單元(未顯示)。組多路復(fù)用器邏輯單元80、 82的每一者經(jīng)由地址總線 86、及讀取/寫(xiě)入("R/W")命令("Cmd")總線88及數(shù)據(jù)總線90與其相應(yīng)組40、 44 進(jìn)行通信。組多路復(fù)用器邏輯單元80、 82由經(jīng)由線路92、 94施加的選擇信號(hào)控制。 單元80、 82還經(jīng)由R/WCmd總線96接收來(lái)自命令解碼器30的相應(yīng)R/WCmd信號(hào)， 且經(jīng)由R/WCmd總線88將所述信號(hào)施加到組40、 44。將結(jié)合圖4解釋組多路復(fù)用器 邏輯單元80、 82的更具體實(shí)例。在操作中，外部命令施加到外部命令總線34上的DRAM裝置60。所述命令解碼 器解碼所述命令，且將對(duì)應(yīng)于經(jīng)解碼命令的信號(hào)耦合到組多路復(fù)用邏輯單元80、 82。 命令解碼器30確定哪個(gè)全局地址總線70、74應(yīng)接收經(jīng)由外部地址總線18施加到地址 緩沖器14的外部地址且產(chǎn)生對(duì)應(yīng)的選擇信號(hào)。將所述選擇信號(hào)施加到地址多路復(fù)用器 邏輯66使得邏輯66將所述地址耦合到全局地址總線70、 74中的對(duì)應(yīng)者。還將所述選 擇信號(hào)施加到數(shù)據(jù)多路復(fù)用器邏輯68以致使邏輯68將數(shù)據(jù)緩沖器20耦合到全局?jǐn)?shù)據(jù) 總線76、 78中的對(duì)應(yīng)者。最后，將所述選擇信號(hào)施加到組多路復(fù)用器邏輯單元80、 82以致使其將全局地址總線70、 74中的對(duì)應(yīng)者及全局?jǐn)?shù)據(jù)總線76、 78中的對(duì)應(yīng)者耦 合到存儲(chǔ)器陣列組40、 44中的一者。外部命令優(yōu)選地包括識(shí)別所述命令被引導(dǎo)到的組40、 44的至少一個(gè)位。響應(yīng)于 包括所述組識(shí)別位的外部命令，命令解碼器30將組0 R/W Cmd信號(hào)施加到組多路復(fù) 用器邏輯單元80或?qū)⒔M1 R/WCmd信號(hào)施加到組多路復(fù)用器邏輯單元82。作為響應(yīng)，
所選定的組多路復(fù)用器邏輯單元80或82經(jīng)由R/W Cmd總線88將R/W Cmd信號(hào)耦 合到對(duì)應(yīng)的組40或44。響應(yīng)于所述組識(shí)別位，所選定的組多路復(fù)用器邏輯單元80或 82還將來(lái)自所選定的全局地址總線70或74的地址耦合到地址總線86，且其將所選定 的全局?jǐn)?shù)據(jù)總線76、 78耦合到數(shù)據(jù)總線90。如果所述存儲(chǔ)器命令是讀取命令，那么 讀取數(shù)據(jù)將被從對(duì)應(yīng)于所接收到地址的組40或44中的位置耦合到數(shù)據(jù)緩沖器20。如 果所述存儲(chǔ)器命令是寫(xiě)入命令，那么來(lái)自數(shù)據(jù)緩沖器20的寫(xiě)入數(shù)據(jù)將被耦合到對(duì)應(yīng)于 所接收到地址的組40或44中的位置。使用兩個(gè)內(nèi)部地址總線70、 74及兩個(gè)內(nèi)部數(shù)據(jù)總線76、 78允許以交錯(cuò)的方式同 時(shí)存取組40、 44。因此，DRAM裝置60可在從另一組44預(yù)取數(shù)據(jù)的同時(shí)預(yù)取組40 中的一者中的數(shù)據(jù)。如所屬領(lǐng)域的技術(shù)人員眾所周知，在實(shí)際上正從組40、 44中的一 者耦合讀取數(shù)據(jù)時(shí)，組40、 44中的另一者(例如)通過(guò)均衡而優(yōu)選地準(zhǔn)備輸出讀取數(shù) 據(jù)。因此，可從DRAM裝置60不斷地耦合讀取數(shù)據(jù)。其它操作模式也是可能的。可作為圖2的DRAM裝置60中的命令解碼器30使用的命令解碼器100的實(shí)例 顯示在圖3中。圖中顯示產(chǎn)生總線1選擇及總線2選擇信號(hào)及產(chǎn)生組0的R/W Cmd 信號(hào)的命令解碼器100的部分，應(yīng)了解還包括用于為其它組產(chǎn)生R/W Cmd信號(hào)的額 外電路。如圖3中所示，每當(dāng)DRAM裝置60中的地址解碼器(未顯示)對(duì)組0的組 地址進(jìn)行解碼時(shí)，經(jīng)解碼的組O地址位為有效高。如上文所解釋，有效高組0地址位 啟用多個(gè)AND門(mén)102 (其中僅一個(gè)顯示在圖3中)以將經(jīng)解碼的R/WCmd信號(hào)傳送 到組多路復(fù)用器邏輯單元80 (圖2)。經(jīng)解碼的組位啟用其它組的AND門(mén)102 (未顯 示)以將經(jīng)解碼的R/WCmd信號(hào)傳送到其它組的組多路復(fù)用器邏輯單元。命令解碼器100還包括在CLK輸入處接收經(jīng)解碼R/W Cmd信號(hào)中的一者的觸發(fā) 器106。觸發(fā)器106的數(shù)據(jù)("D")輸入經(jīng)由反相器108接收觸發(fā)器106的Y輸出。因 此，觸發(fā)器106的Y輸出隨著經(jīng)解碼R/WCmd信號(hào)的每一上升沿切換。當(dāng)觸發(fā)器106 的Y輸出為高時(shí)，其啟用AND門(mén)110以使總線1選擇信號(hào)為有效高。當(dāng)觸發(fā)器106 的Y輸出為低時(shí)，其通過(guò)反相器116啟用AND門(mén)114以使總線2選擇信號(hào)為有效高。 因此，總線1及總線2選擇信號(hào)響應(yīng)于每一組經(jīng)解碼的R/WCmd信號(hào)交替為有效高。 因此，全局地址總線70、 74 (圖2)及全局?jǐn)?shù)據(jù)總線76、 78響應(yīng)于從外部命令總線 34接收到的每一存儲(chǔ)器命令交替地用于將地址耦合到組40、 44以及將數(shù)據(jù)耦合到組 40、 44及從組40、 41耦合數(shù)據(jù)?？捎米鲌D2的DRAM裝置60中組多路復(fù)用器邏輯單元80、 82的組多路復(fù)用器 邏輯單元120的一個(gè)實(shí)例顯示在圖4中。組多路復(fù)用器邏輯單元120包括地址多路復(fù) 用器122，所述地址多路復(fù)用器122具有耦合到全局地址總線70、 74的相應(yīng)輸入端口 及耦合到存儲(chǔ)器陣列組O的單個(gè)輸出端口 (圖2)。同樣地，數(shù)據(jù)多路復(fù)用器124具有 耦合到全局?jǐn)?shù)據(jù)總線76、 78的相應(yīng)輸入及耦合到存儲(chǔ)器陣列組0的單個(gè)輸出端口。多 路復(fù)用器122、 124由共同Sell及Sel2信號(hào)控制。Sell信號(hào)由AND門(mén)126產(chǎn)生，且 Sel2信號(hào)由AND門(mén)128產(chǎn)生。AND門(mén)126、 128由組0的為有效高的R/WCmd信號(hào)
中的一者啟用。當(dāng)AND門(mén)126、 128由引導(dǎo)到相應(yīng)組的命令啟用時(shí)，AND門(mén)126響 應(yīng)于總線1選擇選擇信號(hào)產(chǎn)生Sell信號(hào)，且AND門(mén)128響應(yīng)于總線2選擇信號(hào)產(chǎn)生 Sel2信號(hào)?？捎米鲌D2的DRAM裝置60中的地址多路復(fù)用器邏輯66及數(shù)據(jù)多路復(fù)用器邏 輯68的地址多路復(fù)用器邏輯140及數(shù)據(jù)多路復(fù)用器邏輯144的一個(gè)實(shí)例顯示在圖5 中。參照?qǐng)D5，地址多路復(fù)用器邏輯140及數(shù)據(jù)多路復(fù)用器邏輯144分別包括地址多 路復(fù)用器150及數(shù)據(jù)多路復(fù)用器154。地址多路復(fù)用器150具有耦合到全局地址總線 70、 74的相應(yīng)輸入端口，及耦合到存儲(chǔ)器陣列組0 (圖2)的單個(gè)輸出端口。同樣地， 數(shù)據(jù)多路復(fù)用器1154具有耦合到全局?jǐn)?shù)據(jù)總線76、 78的相應(yīng)輸入及耦合到存儲(chǔ)器陣 列組0的單個(gè)輸出端口。以與控制組多路復(fù)用器邏輯單元120中的地址多路復(fù)用器122 (圖4)及數(shù)據(jù)多路復(fù)用器124相同的方式通過(guò)共同Sell及Sel2信號(hào)控制多路復(fù)用器 150、 154。如上所解釋，Sell及Sel2信號(hào)由圖4中所示的組多路復(fù)用器邏輯單元120 產(chǎn)生。根據(jù)本發(fā)明的存儲(chǔ)器裝置的DRAM裝置60或另一實(shí)例可用于各種電子系統(tǒng)中。 舉例來(lái)說(shuō)，其可用于基于處理器的系統(tǒng)中，例如，圖6中所示的計(jì)算機(jī)系統(tǒng)200。計(jì) 算機(jī)系統(tǒng)200包括用于實(shí)施各種計(jì)算功能(例如，執(zhí)行特定軟件以實(shí)施特定計(jì)算或任 務(wù))的處理器202。處理器202包括通常包括地址總線、控制總線及數(shù)據(jù)總線的處理 器總線204。此外，計(jì)算機(jī)系統(tǒng)200還包括耦合到處理器202的一個(gè)或多個(gè)輸入裝置 214 (例如鍵盤(pán)或鼠標(biāo))以允許操作者與計(jì)算機(jī)系統(tǒng)200介接。通常，計(jì)算機(jī)系統(tǒng)200 還包括耦合到處理器202的一個(gè)或多個(gè)輸出裝置216，所述輸出裝置通常為打印機(jī)或 視頻終端。 一個(gè)或多個(gè)數(shù)據(jù)存儲(chǔ)裝置218通常也耦合到處理器202以允許處理器202 將數(shù)據(jù)存儲(chǔ)在內(nèi)部或外部存儲(chǔ)媒體(未顯示)中或從內(nèi)部或外部存儲(chǔ)媒體檢索數(shù)據(jù)。 典型存儲(chǔ)裝置218的實(shí)例包括硬盤(pán)及軟盤(pán)、磁帶及光盤(pán)只讀存儲(chǔ)器(CD-ROM)。處理 器202通常還耦合到高速緩沖存儲(chǔ)器226 (其通常是靜態(tài)隨機(jī)存取存儲(chǔ)器("SRAM")) 且經(jīng)由存儲(chǔ)器控制器230耦合到DRAM 60。存儲(chǔ)器控制器230通常包括耦合到DRAM 60的控制總線236及地址總線238。數(shù)據(jù)總線240經(jīng)由存儲(chǔ)器控制器230直接地(如 圖所示)或通過(guò)某一其它手段從DRAM 60耦合到處理器總線204。從上文應(yīng)了解，盡管本文所闡述的本發(fā)明特定實(shí)施例是出于說(shuō)明的目的，然而所 屬領(lǐng)域的技術(shù)人員應(yīng)了解可作出各種修改而不背離本發(fā)明的精神及范圍。舉例來(lái)說(shuō)， 圖3及4顯示使用特定邏輯元件(例如，AND門(mén))構(gòu)建的各種組件。然而，應(yīng)了解可 使用其它類(lèi)型的門(mén)或邏輯元件或其它電路來(lái)構(gòu)建所述及其它組件。因此，本發(fā)明僅受 隨附權(quán)利要求書(shū)的限制。
權(quán)利要求
1、一種存儲(chǔ)器裝置，其包含外部端口，其將存儲(chǔ)器命令、存儲(chǔ)器地址及寫(xiě)入數(shù)據(jù)耦合到所述存儲(chǔ)器裝置中，所述外部端口進(jìn)一步耦合來(lái)自所述存儲(chǔ)器裝置的讀取數(shù)據(jù)；多個(gè)內(nèi)部地址總線；多個(gè)內(nèi)部數(shù)據(jù)總線；地址耦合電路，其可操作以將對(duì)應(yīng)于來(lái)自所述外部端口的所述存儲(chǔ)器地址的存儲(chǔ)器地址信號(hào)耦合到所述內(nèi)部地址總線中的所選定者；數(shù)據(jù)耦合電路，其可操作以將對(duì)應(yīng)于來(lái)自所述外部端口的所述寫(xiě)入數(shù)據(jù)的寫(xiě)入數(shù)據(jù)信號(hào)耦合到所述內(nèi)部數(shù)據(jù)總線中的所選定者，所述數(shù)據(jù)耦合電路進(jìn)一步可操作以將對(duì)應(yīng)于來(lái)自所述內(nèi)部數(shù)據(jù)總線中的所選定者的所述讀取數(shù)據(jù)的讀取數(shù)據(jù)信號(hào)耦合到所述外部端口；多個(gè)存儲(chǔ)器單元組；組耦合電路，其用于所述存儲(chǔ)器單元組中的每一組，所述組耦合電路可操作以將來(lái)自所述內(nèi)部地址總線中的所選定者的所述存儲(chǔ)器地址信號(hào)耦合到所述相應(yīng)組，所述組耦合電路進(jìn)一步可操作以將來(lái)自所述內(nèi)部數(shù)據(jù)總線中的所選定者的所述寫(xiě)入數(shù)據(jù)信號(hào)耦合到所述相應(yīng)組且將來(lái)自所述相應(yīng)組的所述讀取數(shù)據(jù)信號(hào)耦合到所述內(nèi)部數(shù)據(jù)總線中的所選定者；及控制電路，其耦合到所述地址耦合電路、所述數(shù)據(jù)耦合電路及所述組耦合電路的控制輸入，所述控制電路可操作以將信號(hào)施加到所述地址耦合電路以致使所述地址耦合電路選擇所述地址信號(hào)耦合到的所述內(nèi)部地址總線，將信號(hào)施加到所述數(shù)據(jù)耦合電路以致使所述數(shù)據(jù)耦合電路選擇所述寫(xiě)入數(shù)據(jù)信號(hào)耦合到的且從其耦合所述讀取數(shù)據(jù)信號(hào)的所述內(nèi)部數(shù)據(jù)總線，以及將信號(hào)施加到所述組耦合電路以致使所述組耦合電路選擇從其耦合所述地址信號(hào)的所述內(nèi)部地址總線及選擇寫(xiě)入數(shù)據(jù)耦合到的且從其耦合讀取數(shù)據(jù)的所述內(nèi)部數(shù)據(jù)總線。
2、 如權(quán)利要求1所述的存儲(chǔ)器裝置，其中所述存儲(chǔ)器單元組包含動(dòng)態(tài)隨機(jī)存取 存儲(chǔ)器單元組。
3、 如權(quán)利要求1所述的存儲(chǔ)器裝置，其進(jìn)一步包含接收來(lái)自所述外部端口的所 述存儲(chǔ)器命令且解碼所述接收的命令以輸出對(duì)應(yīng)命令信號(hào)的命令解碼器。
4、 如權(quán)利要求3所述的存儲(chǔ)器裝置，其中所述命令解碼器包含所述控制電路的 至少一部分。
5、 如權(quán)利要求3所述的存儲(chǔ)器裝置，其進(jìn)一步包含經(jīng)耦合以接收來(lái)自所述命令 解碼器的所述命令信號(hào)的命令總線，且其中所述組耦合電路的每一者進(jìn)一步可操作以 將來(lái)自所述命令總線的所述命令信號(hào)耦合到所述相應(yīng)組。
6、 如權(quán)利要求5所述的存儲(chǔ)器裝置，其中所述組耦合電路的每一者接收指示對(duì) 所述相應(yīng)組的存取的相應(yīng)地址信號(hào)，且其中所述組耦合電路的每一者可操作以響應(yīng)于 接收指示對(duì)所述相應(yīng)組的存取的所述地址信號(hào)將來(lái)自所述命令總線的所述命令信號(hào)耦 合到所述相應(yīng)組。
7、 如權(quán)利要求1所述的存儲(chǔ)器裝置，其中所述外部端口包含接收所述存儲(chǔ)器命令的命令總線端口、接收所述存儲(chǔ)器地址的地址總線端口及接收所述寫(xiě)入數(shù)據(jù)且從其 輸出所述讀取數(shù)據(jù)的數(shù)據(jù)總線端口。
8、 如權(quán)利要求1所述的存儲(chǔ)器裝置，其中所述地址耦合電路包含地址多路復(fù)用器，所述地址多路復(fù)用器具有經(jīng)耦合以接收來(lái)自所述外部端口的所述存儲(chǔ)器地址的輸 入總線端口及耦合到所述多個(gè)內(nèi)部地址總線中的相應(yīng)者的多個(gè)輸出總線端口。
9、 如權(quán)利要求1所述的存儲(chǔ)器裝置，其中所述數(shù)據(jù)耦合電路包含數(shù)據(jù)多路復(fù)用 器，所述數(shù)據(jù)多路復(fù)用器具有耦合到所述外部端口的第一總線端口及耦合到所述多個(gè) 內(nèi)部數(shù)據(jù)總線中的相應(yīng)者的多個(gè)輸出總線端口。
10、 如權(quán)利要求1所述的存儲(chǔ)器裝置，其中所述控制電路包含邏輯電路，所述邏 輯電路產(chǎn)生施加到所述地址耦合電路、所述數(shù)據(jù)耦合電路及所述組耦合電路進(jìn)而依序 到達(dá)呈序列形式的所述內(nèi)部地址總線及內(nèi)部數(shù)據(jù)總線中的每一者的信號(hào)，所述邏輯電 路由施加到所述外部端口的所述存儲(chǔ)器命令觸發(fā)。
11、 如權(quán)利要求IO所述的存儲(chǔ)器裝置，其中所述邏輯電路包含切換觸發(fā)器，其具有經(jīng)耦合以接收每當(dāng)所述存儲(chǔ)器命令中的一者被施加到所述外部端口時(shí)產(chǎn)生的信號(hào)的時(shí)鐘輸入；及多個(gè)邏輯門(mén)，其耦合到所述切換觸發(fā)器，所述邏輯的每一者產(chǎn)生每當(dāng)所述觸發(fā)器 切換時(shí)依序選擇所述內(nèi)部地址總線中的相應(yīng)者及所述內(nèi)部數(shù)據(jù)總線中的相應(yīng)者的相應(yīng) 信號(hào)。
12、 如權(quán)利要求1所述的存儲(chǔ)器裝置，其中所述組耦合電路包含地址多路復(fù)用 器，其具有耦合到所述相應(yīng)組的輸出端口及耦合到所述多個(gè)內(nèi)部地址總線中的相應(yīng)者 的多個(gè)輸入總線端口；及數(shù)據(jù)多路復(fù)用器，其具有耦合到所述相應(yīng)組的輸出端口及耦合到所述多個(gè)內(nèi)部數(shù)據(jù)總線中的相應(yīng)者的多個(gè)輸入總線端口。
13、 一種基于處理器的系統(tǒng)，其包含 處理器，其具有處理器總線；輸入裝置，其通過(guò)適于允許數(shù)據(jù)被輸入到所述計(jì)算機(jī)系統(tǒng)中的所述處理器總線耦合到所述處理器；輸出裝置，其通過(guò)適于允許數(shù)據(jù)從所述計(jì)算機(jī)系統(tǒng)輸出的所述處理器總線耦合到 所述處理器；及存儲(chǔ)器裝置，其包含外部端口 ，其耦合到所述處理器總線以接收來(lái)自所述處理器的存儲(chǔ)器命令、 存儲(chǔ)器地址及寫(xiě)入數(shù)據(jù)且將讀取數(shù)據(jù)耦合到所述處理器； 多個(gè)內(nèi)部地址總線； 多個(gè)內(nèi)部數(shù)據(jù)總線；地址耦合電路，其可操作以將對(duì)應(yīng)于來(lái)自所述外部端口的所述存儲(chǔ)器地址的 存儲(chǔ)器地址信號(hào)耦合到所述內(nèi)部地址總線中的所選定者；數(shù)據(jù)耦合電路，其可操作以將對(duì)應(yīng)于來(lái)自所述外部端口的所述寫(xiě)入數(shù)據(jù)的寫(xiě) 入數(shù)據(jù)信號(hào)耦合到所述內(nèi)部數(shù)據(jù)總線中的所選定者，所述數(shù)據(jù)耦合電路進(jìn)一步可操作 以將對(duì)應(yīng)于來(lái)自所述內(nèi)部數(shù)據(jù)總線中的所選定者的所述讀取數(shù)據(jù)的讀取數(shù)據(jù)信號(hào)耦合 到所述外部端口；多個(gè)存儲(chǔ)器單元組；組耦合電路，其用于所述存儲(chǔ)器單元組中的每一組，所述組耦合電路可操作 以將來(lái)自所述內(nèi)部地址總線中的所選定者的所述存儲(chǔ)器地址信號(hào)耦合到所述相應(yīng)組， 所述組耦合電路進(jìn)一步可操作以將來(lái)自所述內(nèi)部數(shù)據(jù)總線的中所選定者的所述寫(xiě)入數(shù) 據(jù)信號(hào)耦合到所述相應(yīng)組且將來(lái)自所述相應(yīng)組的所述讀取數(shù)據(jù)信號(hào)耦合到所述內(nèi)部數(shù) 據(jù)總線中的所選定者；及控制電路，其耦合到所述地址耦合電路、所述數(shù)據(jù)耦合電路及所述組耦合電 路的控制輸入，所述控制電路可操作以將信號(hào)施加到所述地址耦合電路以致使所述地 址耦合電路選擇所述地址信號(hào)耦合到的所述內(nèi)部地址總線，將信號(hào)施加到所述數(shù)據(jù)耦 合電路以致使所述數(shù)據(jù)耦合電路選擇所述寫(xiě)入數(shù)據(jù)信號(hào)耦合到的且從其耦合所述讀取 數(shù)據(jù)信號(hào)的所述內(nèi)部數(shù)據(jù)總線，以及將信號(hào)施加到所述組耦合電路以致使所述組耦合 電路選擇從其耦合所述地址信號(hào)的所述內(nèi)部地址總線及選擇寫(xiě)入數(shù)據(jù)耦合到的且從其 耦合讀取數(shù)據(jù)的所述內(nèi)部數(shù)據(jù)總線。
14、 如權(quán)利要求13所述的基于處理器的系統(tǒng)，其中所述存儲(chǔ)器單元組包含動(dòng)態(tài) 隨機(jī)存取存儲(chǔ)器單元組。
15、 如權(quán)利要求13所述的基于處理器的系統(tǒng)，其進(jìn)一步包含接收來(lái)自所述外部 端口的所述存儲(chǔ)器命令且解碼所述接收的命令以輸出對(duì)應(yīng)命令信號(hào)的命令解碼器。
16、 如權(quán)利要求15所述的基于處理器的系統(tǒng)，其中所述命令解碼器包含所述控 制電路的至少一部分。
17、 如權(quán)利要求15所述的基于處理器的系統(tǒng)，其進(jìn)一步包含經(jīng)耦合以接收來(lái)自 所述命令解碼器的所述命令信號(hào)的命令總線，且其中所述組耦合電路的每一者進(jìn)一步 可操作以將來(lái)自所述命令總線的所述命令信號(hào)耦合到所述相應(yīng)組。
18、 如權(quán)利要求17所述的基于處理器的系統(tǒng)，其中所述組耦合電路的每一者接 收指示對(duì)所述相應(yīng)組的存取的相應(yīng)地址信號(hào)，且其中所述組耦合電路的每一者可操作 以響應(yīng)于接收指示對(duì)所述相應(yīng)組的存取的所述地址信號(hào)將來(lái)自所述命令總線的所述命 令信號(hào)耦合到所述相應(yīng)組。
19、 如權(quán)利要求13所述的基于處理器的系統(tǒng)，其中所述外部端口包含接收所述 存儲(chǔ)器命令的命令總線端口、接收所述存儲(chǔ)器地址的地址總線端口及接收所述寫(xiě)入數(shù) 據(jù)且從其輸出所述讀取數(shù)據(jù)的數(shù)據(jù)總線端口。
20、 如權(quán)利要求13所述的基于處理器的系統(tǒng)，其中所述地址耦合電路包含地址 多路復(fù)用器，所述地址多路復(fù)用器具有經(jīng)耦合以接收來(lái)自所述外部端口的所述存儲(chǔ)器 地址的輸入總線端口及耦合到所述多個(gè)內(nèi)部地址總線中的相應(yīng)者的多個(gè)輸出總線端□。
21、 如權(quán)利要求13所述的基于處理器的系統(tǒng)，其中所述數(shù)據(jù)耦合電路包含數(shù)據(jù) 多路復(fù)用器，所述數(shù)據(jù)多路復(fù)用器具有耦合到所述外部端口的第一總線端口及耦合到 所述多個(gè)內(nèi)部數(shù)據(jù)總線中的相應(yīng)者的多個(gè)輸出總線端口。
22、 如權(quán)利要求13所述的基于處理器的系統(tǒng)，其中所述控制電路包含邏輯電路， 所述邏輯電路產(chǎn)生施加到所述地址耦合電路、所述數(shù)據(jù)耦合電路及所述組耦合電路進(jìn) 而依序到達(dá)呈序列形式的所述內(nèi)部地址總線及內(nèi)部數(shù)據(jù)總線中的每一者的信號(hào)，所述 邏輯電路由施加到所述外部端口的所述存儲(chǔ)器命令觸發(fā)。
23、 如權(quán)利要求22所述的基于處理器的系統(tǒng)，其中所述邏輯電路包含切換觸發(fā)器，其具有經(jīng)耦合以接收每當(dāng)所述存儲(chǔ)器命令中的一者被施加到所述外 部端口時(shí)產(chǎn)生的信號(hào)的時(shí)鐘輸入；及多個(gè)邏輯門(mén)，其耦合到所述切換觸發(fā)器，所述邏輯的每一者產(chǎn)生每當(dāng)所述觸發(fā)器 切換時(shí)依序選擇所述內(nèi)部地址總線中的相應(yīng)者及所述內(nèi)部數(shù)據(jù)總線中的相應(yīng)者的相應(yīng)信號(hào)。
24、 如權(quán)利要求13所述的基于處理器的系統(tǒng)，其中所述組耦合電路包含地址 多路復(fù)用器，其具有耦合到所述相應(yīng)組的輸出端口及耦合到所述多個(gè)內(nèi)部地址總線中 的相應(yīng)者的多個(gè)輸入總線端口；及數(shù)據(jù)多路復(fù)用器，其具有耦合到所述相應(yīng)組的輸出端口及耦合到所述多個(gè)內(nèi)部數(shù)據(jù)總線中的相應(yīng)者的多個(gè)輸入總線端口。
25、 一種在存儲(chǔ)器裝置中存取數(shù)據(jù)的方法，所述方法包含 將第一存儲(chǔ)器地址耦合到所述存儲(chǔ)器裝置；在所述存儲(chǔ)器裝置中的第一存儲(chǔ)器單元組中在所述第一存儲(chǔ)器地址處起始第一 存儲(chǔ)器存?。划?dāng)正處理所述第一存儲(chǔ)器存取時(shí)，將第二存儲(chǔ)器地址耦合到所述存儲(chǔ)器裝置； 當(dāng)正處理所述第一存儲(chǔ)器存取時(shí)，在所述存儲(chǔ)器裝置中的第二存儲(chǔ)器單元組中在 所述第二存儲(chǔ)器地址處起始第二存儲(chǔ)器存取，所述第二組不同于所述第一組。
26、 如權(quán)利要求25所述的方法，其進(jìn)一步包含將第一存儲(chǔ)器命令連同所述第一存儲(chǔ)器地址耦合到所述存儲(chǔ)器裝置；及 將第二存儲(chǔ)器命令連同所述第二存儲(chǔ)器地址耦合到所述存儲(chǔ)器裝置。
27、 如權(quán)利要求26所述的方法，其中所述第一存儲(chǔ)器命令不同于所述第二存儲(chǔ) 器命令。
28、 如權(quán)利要求25所述的方法，其進(jìn)一步包含當(dāng)正處理所述第二存儲(chǔ)器存取時(shí)，將第三存儲(chǔ)器地址耦合到所述存儲(chǔ)器裝置；及 當(dāng)正在所述第二存儲(chǔ)器單元組中處理所述第二存儲(chǔ)器存取時(shí)，在所述存儲(chǔ)器裝置 中的所述第一存儲(chǔ)器單元組中在所述第三存儲(chǔ)器地址處起始第三存儲(chǔ)器存取。
29、 如權(quán)利要求25所述的方法，其中所述第一及第二存儲(chǔ)器單元組包含動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器單元。
30、 一種在存儲(chǔ)器裝置中存取數(shù)據(jù)的方法，其包含將第一存儲(chǔ)器命令耦合到所述存儲(chǔ)器裝置；響應(yīng)于所述第一存儲(chǔ)器命令，在所述存儲(chǔ)器裝置中的第一存儲(chǔ)器單元組中起始第 一存儲(chǔ)器存??；當(dāng)正處理所述第一存儲(chǔ)器存取時(shí)，將第二存儲(chǔ)器命令耦合到所述存儲(chǔ)器裝置； 當(dāng)正處理所述第一存儲(chǔ)器存取時(shí)，響應(yīng)于所述第二存儲(chǔ)器命令，在所述存儲(chǔ)器裝 置中的第二存儲(chǔ)器單元組中起始第二存儲(chǔ)器存取，所述第二組不同于所述第一組。
31、 如權(quán)利要求30所述的方法，其中所述第一存儲(chǔ)器命令不同于所述第二存儲(chǔ) 器命令。
32、 如權(quán)利要求30所述的方法，其進(jìn)一步包含當(dāng)正處理所述第二存儲(chǔ)器存取時(shí)，將第三存儲(chǔ)器命令耦合到所述存儲(chǔ)器裝置；及 當(dāng)正在所述第二存儲(chǔ)器單元組中處理所述第二存儲(chǔ)器存取時(shí)，響應(yīng)于所述第三存 儲(chǔ)器命令，在所述存儲(chǔ)器裝置中的所述第一存儲(chǔ)器單元組中起始第三存儲(chǔ)器存取。
33、 如權(quán)利要求30所述的方法，其中所述第一及第二存儲(chǔ)器單元組包含動(dòng)態(tài)隨 機(jī)存取存儲(chǔ)器單元。
34、 一種在基于處理器的系統(tǒng)中預(yù)取系統(tǒng)存儲(chǔ)器中的數(shù)據(jù)的方法，所述基于處理 器的系統(tǒng)具有耦合到具有多個(gè)存儲(chǔ)器單元組的所述系統(tǒng)存儲(chǔ)器的處理器，所述方法包 含從所述系統(tǒng)存儲(chǔ)器中的所述存儲(chǔ)器單元組中的第一組預(yù)取數(shù)據(jù)；及 當(dāng)響應(yīng)于所述從所述第一存儲(chǔ)器單元組預(yù)取數(shù)據(jù)而將數(shù)據(jù)從所述系統(tǒng)存儲(chǔ)器轉(zhuǎn)移到所述處理器時(shí)，起始從所述系統(tǒng)存儲(chǔ)器中的所述存儲(chǔ)器單元組中的第二組的數(shù)據(jù)預(yù)取。
35、 如權(quán)利要求34所述的方法，其中所述系統(tǒng)存儲(chǔ)器包含動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器裝置。
36、 如權(quán)利要求34所述的方法，其中所述起始從所述系統(tǒng)存儲(chǔ)器中的所述存儲(chǔ) 器單元組中的第二組的數(shù)據(jù)預(yù)取的動(dòng)作包含將存儲(chǔ)器命令及存儲(chǔ)器地址耦合到所述系 統(tǒng)存儲(chǔ)器。
37、 如權(quán)利要求34所述的方法，其中所述組的每一組具有多個(gè)存儲(chǔ)器單元頁(yè)， 且其中從所述存儲(chǔ)器單元組中的第一組預(yù)取數(shù)據(jù)的動(dòng)作包含從所述第一組中少于整個(gè) 存儲(chǔ)器單元頁(yè)預(yù)取數(shù)據(jù)，且其中起始從所述系統(tǒng)存儲(chǔ)器中的所述存儲(chǔ)器單元組中的第 二組的數(shù)據(jù)預(yù)取的動(dòng)作包含起始從所述第二組中的少于整個(gè)存儲(chǔ)器單元頁(yè)的數(shù)據(jù)預(yù)取。
全文摘要
一種動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(“DRAM”)裝置包括一對(duì)通過(guò)地址多路復(fù)用器(66)選擇性地耦合到外部地址總線的內(nèi)部地址總線，及一對(duì)通過(guò)數(shù)據(jù)多路復(fù)用器選擇性地耦合到外部數(shù)據(jù)總線的內(nèi)部數(shù)據(jù)總線。所述DRAM裝置還包括用于每一存儲(chǔ)器單元組的組多路復(fù)用器(80)，所述組多路復(fù)用器(80)選擇性地將所述內(nèi)部地址總線中的一者及所述內(nèi)部數(shù)據(jù)總線中的一者耦合到相應(yīng)的存儲(chǔ)器單元組。命令解碼器(30)所產(chǎn)生的選擇信號(hào)致使所述多路復(fù)用器響應(yīng)于所述命令解碼器接收的每一存儲(chǔ)器命令而選擇交替的內(nèi)部地址及數(shù)據(jù)總線。
文檔編號(hào)G06F12/00GK101401166SQ200680027440
公開(kāi)日2009年4月1日 申請(qǐng)日期2006年7月13日 優(yōu)先權(quán)日2005年7月26日
發(fā)明者杰弗里·賴特, 詹姆斯·卡勒姆 申請(qǐng)人:美光科技公司