用于數(shù)據(jù)總線的串?dāng)_感知編碼的制作方法
【技術(shù)領(lǐng)域】
[0001] -般而言，本公開涉及用于減少計(jì)算設(shè)備中的信號線之間的串?dāng)_的技術(shù)。更具體 而言，本公開描述了減少在數(shù)據(jù)總線的信號線之間的串?dāng)_的編碼技術(shù)。
【背景技術(shù)】
[0002] 現(xiàn)代計(jì)算設(shè)備繼續(xù)將越來越多的組件并入到更小的設(shè)備機(jī)箱。由于機(jī)箱體積減 少，組件之間的數(shù)據(jù)總線的布線密度增加，這導(dǎo)致數(shù)據(jù)總線的信號線之間的串?dāng)_噪聲相應(yīng) 增加。串?dāng)_傾向于降低總線性能，這傾向于限制了數(shù)據(jù)總線可以在組件之間成功傳送數(shù)據(jù) 的數(shù)據(jù)速率。降低數(shù)據(jù)總線中的串?dāng)_的一種方法是增加信號線間距，這就限制了可實(shí)現(xiàn)的 微型化程度。
【附圖說明】
[0003]圖1是具有降低串?dāng)_的信令模塊的計(jì)算機(jī)系統(tǒng)示例的框圖。
[0004]圖2是示出了在總線的驅(qū)動和接收端的一對信令模塊示例的框圖。
[0005] 圖3是由編碼器使用的編碼過程的圖。
[0006] 圖4是由解碼器使用的解碼過程的圖
[0007] 圖5是由N-輸入編碼器使用的編碼矩陣W，其中N對應(yīng)于由編碼器控制的信號線 的數(shù)量。
[0008] 圖6是用于四輸入編碼器的編碼矩陣的不例。
[0009] 圖7是由N-輸入編碼器使用的解碼矩陣，I，其中N對應(yīng)于耦合到解碼器的信號線 的數(shù)目。
[0010] 圖8是用于四輸入解碼器的編碼矩陣的示例。
[0011] 圖9A-D是表示了由一對信令模塊實(shí)現(xiàn)的編碼和解碼過程的仿真的圖示。
[0012] 圖10A和10B是示出了由對二進(jìn)制數(shù)據(jù)的單比特進(jìn)行編碼的四輸入編碼器執(zhí)行的 編碼過程的結(jié)果的圖示。
[0013] 圖11A和11B是示出了通過本文描述的技術(shù)所提供的改進(jìn)的串?dāng)_減少的眼圖。
[0014] 圖12A和12B是具有信號線寬30微米和線間距為10微米的16GT/s總線的仿真 眼圖，其示出了由本文描述的技術(shù)提供的改進(jìn)的串?dāng)_減少。
[0015] 圖13A和13B是具有信號線寬30微米和線間距10微米的24GT/s總線的仿真眼 圖，其示出了由本文描述的技術(shù)提供的改進(jìn)的串?dāng)_減少。
[0016] 圖14是概括了編碼和解碼數(shù)據(jù)的方法的過程流程圖。
【具體實(shí)施方式】
[0017] 本文中公開的主題涉及用于在數(shù)字系統(tǒng)中的組件之間發(fā)送信息的信號發(fā)送技術(shù)， 例如，例如主板上的存儲器總線之類的。這些組件中的每一個(gè)可以包括具有編碼塊的輸入/ 輸出（I/O)發(fā)送器和具有解碼塊的I/O接收器。對在組件之間發(fā)送的數(shù)據(jù)進(jìn)行編碼和解碼， 使得串?dāng)_的負(fù)面影響被去除，且信號質(zhì)量得到提高。本文所公開的信號發(fā)送技術(shù)對封裝、印 刷電路板（PCB)、多芯片模塊（MCMS)和多芯片封裝（MCP)上的布線密度和總線速度提供了 顯著地增加。增加布線密度和總線速度使更多的功能能夠被設(shè)計(jì)成更小的體積，并有助于 根據(jù)摩爾定律實(shí)現(xiàn)計(jì)算機(jī)性能的調(diào)節(jié)。
[0018] 在以下的描述和權(quán)利要求中，可以使用術(shù)語"耦合"和"連接"，以及它們的衍生詞。 應(yīng)當(dāng)理解的是，這些術(shù)語并不旨在作為彼此的同義詞。相反，在具體實(shí)施方案中，"連接"可 以用于指示兩個(gè)或更多元件彼此直接物理或電接觸。"耦合"可以意味著兩個(gè)或更多元件直 接物理或電接觸。然而，"耦合"還可以意味著兩個(gè)或更多元件相互不直接接觸，但仍相互協(xié) 作或交互。
[0019] 圖1是具有降低串?dāng)_的信令模塊的計(jì)算機(jī)系統(tǒng)的例子的框圖。計(jì)算系統(tǒng)100可以 是，例如，移動電話，膝上型電腦，超級本，臺式計(jì)算機(jī)，服務(wù)器，或平板計(jì)算機(jī)等等。計(jì)算系 統(tǒng)100可以包括：處理器102,其適于執(zhí)行存儲的指令，以及存儲器設(shè)備104,其存儲由處理 器102執(zhí)行的指令。處理器102可以是單核處理器，多核處理器，計(jì)算集群，或任何數(shù)量的 其它配置。處理器102可被實(shí)現(xiàn)為復(fù)雜指令集計(jì)算機(jī)（CISC)或精簡指令集計(jì)算機(jī)（RISC) 處理器，x86指令集兼容的處理器，多核，或任何其它微處理器或中央處理單元（CPU)。在一 些實(shí)施例中，處理器102包括雙核處理器，雙核移動處理器等。
[0020] 存儲器設(shè)備104可以包括隨機(jī)存取存儲器（例如，SRAM、DRAM、零電容RAM、SONOS、 eDRAM、EDORAM、DDRRAM、RRAM、PRAM等）、只讀存儲器（例如，掩模ROM、PROM、EPRON、EEPROM 等）、閃存，或任何其它合適的存儲器系統(tǒng)。存儲器設(shè)備104可以被用于存儲計(jì)算機(jī)可讀指 令，上述計(jì)算機(jī)可讀指令當(dāng)由處理器執(zhí)行時(shí)，指導(dǎo)處理器根據(jù)本文描述的實(shí)施例執(zhí)行各種 操作。
[0021] 計(jì)算系統(tǒng)100還可以包括：圖形處理器106,其處理計(jì)算機(jī)生成的圖形。圖形處理 器106被配置為處理與要發(fā)送到顯示器（未示出）的圖形的生成有關(guān)的存儲器。顯示器可 以是在外部連接到計(jì)算系統(tǒng)100的計(jì)算系統(tǒng)100的內(nèi)置元件。計(jì)算系統(tǒng)100還可以包括用 于連接和控制諸如網(wǎng)絡(luò)接口控制器、存儲器存儲設(shè)備、用戶輸入設(shè)備等的另外的I/O設(shè)備 (未示出）的I/O集線器108。耦合到I/O集線器108的I/O設(shè)備可以是計(jì)算系統(tǒng)100的 內(nèi)置組件，或者可以是在外部連接到計(jì)算系統(tǒng)100的設(shè)備。
[0022] 計(jì)算系統(tǒng)100還可以包括：存儲器控制器中心110,其處理在處理器102、存儲器 104、圖形處理器106和I/O集線器110之間的通信。在計(jì)算系統(tǒng)100的各種的組件之間的 通信可以通過各種數(shù)據(jù)總線來執(zhí)行。例如，圖形處理器106可以通過圖形總線112耦合到 存儲器控制器110。存儲器104可通過存儲器總線114耦合到存儲器控制器110。處理器 102和存儲器控制器110之間的數(shù)據(jù)總線可被稱為前側(cè)總線116。在存儲器控制器110和 I/O集線器之間的數(shù)據(jù)總線可以被稱為內(nèi)部總線118。
[0023] 在一些實(shí)施例中，處理器102、圖形處理器106,存儲器設(shè)備104、存儲器控制器110 和I/O集線器108可以是耦合到主板的單獨(dú)的集成電路芯片。在一些實(shí)施例中，處理器102、 圖形處理器106、存儲器設(shè)備104、存儲器控制器110和I/O集線器108中的一個(gè)或多個(gè)可 以被包含于多芯片模塊（MCM)、多芯片封裝（MCP)或片上系統(tǒng)（SOC)中。根據(jù)特定實(shí)施方式 的設(shè)計(jì)考慮，總線112、114、116、118中的一個(gè)或多個(gè)的信號線可以至少部分地布置在一個(gè) 或多個(gè)電路板上。
[0024] 計(jì)算系統(tǒng)100還包括信令模塊120,其促進(jìn)在耦合到各自總線的組件之間的數(shù)字 通信。每個(gè)信令模塊120接收數(shù)字信號，并生成在各種總線的信號線上傳播的電壓信號。 如下文進(jìn)一步解釋的，電壓信號由信令模塊以減少數(shù)據(jù)總線的信號線之間串?dāng)_的影響的方 式進(jìn)行編碼。相應(yīng)的信令模塊120可被耦合到計(jì)算設(shè)備100的任何組件或包含于計(jì)算設(shè)備 100的任何組件中，上述計(jì)算設(shè)備100通過使用單端通信的數(shù)據(jù)總線發(fā)送數(shù)據(jù)。例如，信令 模塊可以被包含在處理器102、圖形處理器106、存儲器設(shè)備104、存儲器控制器110和I/O 集線器108等中。
[0025]應(yīng)該理解的是，圖1的框圖并不旨在表示計(jì)算系統(tǒng)100要包括圖1中所示出所有 的組件。而是，計(jì)算系統(tǒng)100可以包括比圖1中的組件更少的組件或圖1中未示出的另外 的組件。此外，這些組件可根據(jù)任何合適的系統(tǒng)架構(gòu)而相互耦合，上述合適的系統(tǒng)架構(gòu)包括 在圖1中示出的系統(tǒng)架構(gòu)或使用數(shù)據(jù)總線以促進(jìn)組件之間的單端通信的任何其它合適的 系統(tǒng)架構(gòu)。例如，本發(fā)明的技術(shù)的實(shí)施例也可以由任何合適的電子設(shè)備實(shí)現(xiàn)，包括超壓縮尺 寸設(shè)備，如片上芯片（SOC)和多芯片模塊。其也可以被用在用于運(yùn)送數(shù)字信息從一個(gè)點(diǎn)到 另一個(gè)點(diǎn)的計(jì)算機(jī)的內(nèi)部或外部的任何電纜。例如，本發(fā)明的技術(shù)的實(shí)施例可以用來連接 磁盤驅(qū)動。
[0026]圖2是示出了在總線上的驅(qū)動和接收端的一對信令模塊的例子的框圖。具體地， 圖2示出了通過包含N條信號線的數(shù)據(jù)總線200通信地耦合的兩個(gè)信令模塊120,其中N可 以是任何合適的數(shù)目，包括但不限于2、4、16、