專利名稱：帶緩沖的連續(xù)多點時鐘環(huán)的制作方法
背景發(fā)明領(lǐng)域本發(fā)明的實施例涉及計算機存儲器系統(tǒng)內(nèi)的功率和性能。本發(fā)明的實施例尤其涉及在存儲器子系統(tǒng)內(nèi)提供計時信號。
背景在個人計算機(PC)環(huán)境內(nèi)的功率性能關(guān)系持續(xù)地促使平臺設(shè)計人員用最小的成本來改善功率。不幸的是，為了適應(yīng)使用早期的工業(yè)標準雙倍數(shù)據(jù)速率(DDR2)功能部件集的傳統(tǒng)動態(tài)隨機存取存儲器(DRAM)，全緩沖雙列直插存儲器模塊(DIMM)(FBD)由于增加了緩沖器芯片而要求更高的功率電平以及現(xiàn)有的改進方法。這一功能部件集由2004年1月公布的JEDEC標準DDR2 SDRAM規(guī)范JESD79-2A(DDR2標準)定義。此外，該DDR2特征集限制了允許緩沖DRAM接口內(nèi)的功能部件以低成本降低功率并改善性能的能力。
現(xiàn)有的設(shè)計使用帶有由緩沖器芯片向DRAM生成的雙向選通脈沖的架構(gòu)。在此設(shè)計中，每個DRAM都要求一個輸出選通脈沖，于是該選通脈沖設(shè)計就導(dǎo)致了較高速度下的定時問題，該問題是由于發(fā)出命令和N個單位時間間隔之間在該命令被執(zhí)行之前的漂移效應(yīng)而導(dǎo)致的不確定性引起的。雖然穩(wěn)態(tài)時鐘可以消除該不確定性，但是這會導(dǎo)致DRAM和緩沖器芯片上的管腳數(shù)增加兩倍。這一管腳數(shù)的增加會導(dǎo)致成本和功耗的增加。
附圖簡述本發(fā)明在其中相同的標號指示類似的元件的附中以示例性而非限制性的方式示出。應(yīng)該注意到對本公開中“某個”或“一個實施例”的參考無需指代相同的實施例，而這些參考指的是至少一個。


圖1是本發(fā)明一個實施例的系統(tǒng)的框圖。
圖2是在本發(fā)明一個實施例中用于適應(yīng)自由運行時鐘內(nèi)所得的時移的時移數(shù)據(jù)的時序圖。
圖3是在本發(fā)明的一個實施例中的自由運行時鐘的示例的時序圖。
詳細描述圖1是本發(fā)明一個實施例的系統(tǒng)的框圖。處理器102由系統(tǒng)總線104耦合至芯片組106。芯片組106經(jīng)由輸入/輸出(I/O)總線110提供在處理器102和I/O設(shè)備108之間的接口。此外，芯片組102包括通過高速鏈路114與雙列直插存儲器模塊(DIMM)100的緩沖器芯片120通信的存儲器控制器112。在一個可選實施例中也可以使用單列直插存儲器模塊(SIMM)。
可將DIMM 100插入主板(未示出)上的存儲卡插槽中。DIMM 100包括有兩組存儲器單元，即包括動態(tài)隨機存取存儲器142-1至142-4(統(tǒng)稱為DRAM 142)的第一組(右組)，以及包括DRAM 152-1至152-4(統(tǒng)稱為DRAM 152)的第二組。在每組存儲器單元內(nèi)可有更多或更少的存儲器單元。在可選實施例中也可以使用單列直插存儲器模塊(SIMM)。緩沖器芯片120控制對多個存儲器單元(例如，DRAM 142和152)的讀和寫。緩沖器芯片120可以是使用任何常規(guī)或后續(xù)研發(fā)的技術(shù)制造的集成電路(IC)。
緩沖器芯片120包括用于生成并提供自由運行(連續(xù))時鐘信號的至少一個時鐘生成器122。在一個實施例中，對每組存儲器單元都具有獨立的時鐘生成器。在另一個實施例中，來自單個時鐘生成器122的時鐘連續(xù)信號被分開并被提供給兩組存儲器單元。
在一個實施例中，時鐘信號被依次分配通過存儲器單元的一子集，例如沿著時鐘線140通過DRAM 142。在一個實施例中，時鐘信號環(huán)形地依次通過DRAM142-1、DRAM 142-2、DRAM 142-3、DRAM 142-4再經(jīng)由DRAM 142-4、DRAM142-3、DRAM 142-2、DRAM 142-1返回到緩沖器芯片120。在一個實施例中，該時鐘在其移動通過逐漸遠離緩沖器芯片120的存儲器單元時用作寫時鐘，而在其逐漸接近緩沖器芯片120而返回時用作讀時鐘。
緩沖器芯片和每個DRAM之間還存在點對點鏈路。該點對點鏈路是用于將數(shù)據(jù)傳送至每個DRAM的路徑。在此該路徑也可被稱為數(shù)據(jù)巷道。在一個實施例中，每個數(shù)據(jù)巷道為8位寬。由此示出了數(shù)據(jù)巷道162-1至162-4(統(tǒng)稱為162)以及172-1至172-4(統(tǒng)稱為172)。對自由運行多點時鐘的使用與現(xiàn)有技術(shù)的選通脈沖方法相比能夠降低DRAM和緩沖器芯片上的管腳數(shù)。然而，多點時鐘拓撲結(jié)構(gòu)會導(dǎo)致時鐘信號到達DRAM相對于數(shù)據(jù)經(jīng)由點對點鏈路到達DRAM有所延遲。這一延遲會隨著與緩沖器芯片120距離的增加(即逐漸遠離)而增大。于是，假設(shè)時鐘信號是與數(shù)據(jù)巷道162-4上的數(shù)據(jù)呈正交關(guān)系地并發(fā)發(fā)送的，則時鐘信號在到達DRAM 142-4時會具有離該正交最遠的關(guān)系。然而，通過提供對在數(shù)據(jù)巷道162上發(fā)送的數(shù)據(jù)進行時移的時移器124，就能夠在每個直插存儲器單元處實現(xiàn)正交同步。因為距離已知且各點的延遲可被模擬，所以就可以使用延遲鎖定環(huán)160-1至160-4預(yù)先為每個時移器建立延遲。在一個實施例中，因為信號到達第一DRAM時與其離開緩沖器芯片120時的關(guān)系基本相同，所以時移器124-1可被省略。在另一個實施例中，可以只在確定時鐘延遲很可能在寫入有效數(shù)據(jù)時引發(fā)錯誤的數(shù)據(jù)巷道中使用時移器124。
類似地，讀時鐘作為依次通過每個存儲器單元返回的時鐘信號來提供。這樣，讀取例如可以在點158處起始。然而，時鐘信號直到通過數(shù)據(jù)巷道172-4在緩沖器芯片處接收到讀取數(shù)據(jù)之后才會返回到緩沖器芯片120。于是就需要延遲該讀取數(shù)據(jù)以使其與返回的時鐘同步。偏斜消除邏輯126能夠消除在信號線150上接收到的數(shù)據(jù)和返回的時鐘信號之間的相位關(guān)系的偏斜。可以利用多個延遲鎖定環(huán)來對該時鐘進行恰當(dāng)?shù)难舆t以便消除該相位關(guān)系的偏斜。這樣就能確保有效數(shù)據(jù)被返回到存儲器控制器112以供處理器或其他請求設(shè)備使用。
雖然已經(jīng)參考存儲器單元的左手組描述了讀操作并參考存儲器單元的右手組描述了寫操作，但是應(yīng)該理解讀和寫都可以在這兩組存儲器單元上發(fā)生并且可以類似地在該DIMM 100的任意一側(cè)上執(zhí)行。于是在一個實施例中，可以復(fù)制偏斜消除邏輯并使其可用于每組存儲器單元。類似地，也可為每組存儲器單元提供時移器。此外，如上所述，在一個實施例中，緩沖器芯片120上可以存在兩個時鐘生成器，一個經(jīng)由信號線140提供信號，而另一個則經(jīng)由信號線150提供時鐘。在另一個實施例中，可以使用單個時鐘生成器以同時在信號線140和信號線150上提供時鐘。
圖2是在本發(fā)明一個實施例中用于適應(yīng)自由運行時鐘內(nèi)所得的時移的時移數(shù)據(jù)的時序圖。如可從圖中所見的，緩沖器芯片處的時鐘與數(shù)據(jù)呈正交關(guān)系。然而，隨著時鐘信號依次通過每個接連的存儲器單元，時移T1SFT、T2SFT、T3SFT和T4SFT變得越來越大。于是，如果數(shù)據(jù)在時鐘離開緩沖器的同時在數(shù)據(jù)巷道上發(fā)送，則離緩沖器芯片越遠的存儲器單元越容易寫入無效數(shù)據(jù)。于是，在緩沖器芯片內(nèi)，引入數(shù)據(jù)的時移以確保維持存儲器模塊處的時鐘與有效數(shù)據(jù)的接收之間的正交關(guān)系。
圖3是在本發(fā)明的一個實施例中的自由運行時鐘的示例的時序圖。該時鐘首先在最遠離緩沖器芯片的存儲器單元處看上去像再經(jīng)歷了一個周期。因為該存儲器單元不具有確保與時鐘的任何特定的相位關(guān)系的邏輯，所以存儲器單元就在未考慮相位關(guān)系/時鐘時間的情況下響應(yīng)于時鐘的接收而將數(shù)據(jù)放置在點鏈路上。隨著時鐘返回到與各接連的存儲器單元愈發(fā)接近的緩沖器，時鐘相對于返回數(shù)據(jù)的偏移也越來越小。在緩沖器處，偏斜消除邏輯通過分別將數(shù)據(jù)延遲相應(yīng)的存儲器單元時間T4、T3、T2和T1來確保該正交相位關(guān)系。由此，緩沖器芯片上的偏斜消除邏輯就能夠確保在緩沖器芯片處有效數(shù)據(jù)捕捉。
在前述說明書中，已經(jīng)參考了其具體實施例對本發(fā)明進行了描述。但顯而易見的是可以對這些實施例做出各種修改和變化而不背離如所附權(quán)利要求中所闡明的本發(fā)明的廣義精神和范圍。因此應(yīng)該認為本說明書和附圖是說明性而非限制性的。
權(quán)利要求
1.一種裝置，包括多個存儲器單元；以及經(jīng)由多條點對點數(shù)據(jù)巷道通信的緩沖器，一條數(shù)據(jù)巷道連接至所述多個存儲器單元中的每一個并將一連續(xù)的時鐘前推依次通過每個存儲器單元以驅(qū)動所述多條數(shù)據(jù)巷道。
2.如權(quán)利要求1所述的裝置，其特征在于，所述緩沖器包括多個時移器，用于基于所述存儲器單元與所述緩沖器的接近程度移動在所述點對點數(shù)據(jù)巷道上傳輸?shù)臄?shù)據(jù)的定時。
3.如權(quán)利要求2所述的裝置，其特征在于，每個時移器包括延遲鎖定環(huán)。
4.如權(quán)利要求1所述的裝置，其特征在于，每個存儲器單元包括動態(tài)隨機存取存儲器。
5.如權(quán)利要求1所述的裝置，其特征在于，每條數(shù)據(jù)巷道為8位寬。
6.如權(quán)利要求1所述的裝置，其特征在于，所述緩沖器包括用于提供自由運行時鐘的時鐘生成器。
7.一種方法，包括生成連續(xù)的時鐘信號；以及將所述時鐘信號以逐漸遠離時鐘源的方式前推依次通過多個存儲器單元。
8.如權(quán)利要求7所述的方法，其特征在于，還包括使所述時鐘信號以逐漸接近所述時鐘源的方式依次通過所述多個存儲器單元返回。
9.如權(quán)利要求8所述的方法，其特征在于，還包括消除所述時鐘信號相對于從存儲器單元經(jīng)由點對點鏈路傳至所述時鐘源的數(shù)據(jù)信號的偏移。
10.如權(quán)利要求7所述的方法，其特征在于，還包括將數(shù)據(jù)與所述時鐘信號正交地經(jīng)由點對點鏈路提供給存儲器單元。
11.如權(quán)利要求10所述的方法，其特征在于，所述提供包括基于所述存儲器單元與所述時鐘源的接近程度延遲在點對點鏈路上向所述多個存儲器單元中的一個存儲器單元的數(shù)據(jù)傳遞。
12.一種系統(tǒng)，包括處理器；耦合至所述處理器的存儲器控制器；耦合至所述存儲器控制器的的雙列直插存儲器模塊DIMM，所述DIMM具有接收被引導(dǎo)至所述DIMM上的多個存儲器單元中的任何一個存儲器單元的數(shù)據(jù)的緩沖器芯片，所述緩沖器生成將要以環(huán)形通過存儲器單元的子集并返回所述緩沖器的時鐘信號。
13.如權(quán)利要求12所述的系統(tǒng)，其特征在于，每個存儲器單元包括動態(tài)隨機存取存儲器DRAM。
14.如權(quán)利要求12所述的系統(tǒng)，其特征在于，所述DIMM包括多條數(shù)據(jù)巷道，每一條都在所述緩沖器芯片和一個存儲器單元之間提供點對點鏈路。
15.如權(quán)利要求14所述的系統(tǒng)，其特征在于，所述緩沖器芯片包括基于所述一個存儲器與所述緩沖器的接近程度延遲數(shù)據(jù)巷道上的數(shù)據(jù)傳遞的延遲邏輯。
16.如權(quán)利要求14所述的系統(tǒng)，其特征在于，所述緩沖器還包括將從所述存儲器單元返回的時鐘信號與經(jīng)由所述數(shù)據(jù)巷道提供的數(shù)據(jù)對齊的偏斜消除邏輯。
全文摘要
一種向存儲器架構(gòu)內(nèi)的多個存儲器單元分配時鐘信號的方法、系統(tǒng)和裝置。緩沖器芯片通過點對點鏈路耦合至多個存儲器單元中的每一個。緩沖器芯片包括用于生成連續(xù)的自由運行時鐘的時鐘生成器，這些連續(xù)的自由運行時鐘可以依次通過該架構(gòu)中的一存儲器單元子集。數(shù)據(jù)的發(fā)送基于存儲器單元與緩沖器芯片的接近程度經(jīng)由點對點鏈路被延遲以適應(yīng)多點時鐘信號內(nèi)的延遲。
文檔編號G06F13/42GK101031860SQ200580032924
公開日2007年9月5日 申請日期2005年9月29日 優(yōu)先權(quán)日2004年9月30日
發(fā)明者J·梅卡爾, C·沃克 申請人:英特爾公司