專利名稱：處理器時鐘動態(tài)減速方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明設(shè)計(jì)計(jì)算機(jī)技術(shù)，更具體地說，設(shè)計(jì)一種處理器時鐘動態(tài)減速的方法和裝置。
背景技術(shù)：
在計(jì)算機(jī)技術(shù)中，常常會需要對處理器的效率進(jìn)行調(diào)整，時鐘減速機(jī)制就是一種常用的技術(shù)，時鐘減速機(jī)制是利用處理器停止準(zhǔn)許周期(STOPGRANT CYCLE)信號(以下簡稱為STPCLK#信號)來降低處理器有效的時鐘頻率，從而降低處理器的性能。處理器時鐘減慢程度由STPCLK#信號占空比控制，如圖1所示，此時，處理器性能可用下面公式計(jì)算 處理器時鐘減速機(jī)制主要應(yīng)用于熱能控制，以往有些筆記本計(jì)算機(jī)BIOS也會在一些情況下，如系統(tǒng)處于DC模式下，一直使能處理器時鐘減速來降低處理器的性能.但這并不能降低處理器總的功耗，因?yàn)?.當(dāng)處理器處于輕負(fù)載時，由于處理器頻率的下降，處理器必須花更多時間來執(zhí)行同等數(shù)量的指令，從而使處理器處于C3狀態(tài)時間減少，反而增加了處理器的功耗。
2.當(dāng)處理器處于重負(fù)載時，其實(shí)能減少處理器的功耗，但處理器在同等時間里完成了較少的工作，從長遠(yuǎn)目光來這并不能減少處理器的功耗。隨著處理器工作頻率的不斷提升，處理器大多數(shù)時間都處于輕負(fù)載狀態(tài)，所以這種靜態(tài)使能處理器時鐘減速的方式非但不能增長電池的使用時間，反而會降低處理器的性能，并且減少電池的使用時間。
在MicrosoftWindowsXP and the Windows Server 2003 family 內(nèi)置了處理器性能控制核心，它通過ACPI_PCT(Performance Control)、_PSS(Performance Supported States)和_PPC(Performance Present Capabilities)接口根據(jù)處理器(支持多性能特性的處理器，如支持SpeedStep的Intel處理器和支持PowerNow！技術(shù)的AMD處理器)當(dāng)前的負(fù)載情況動態(tài)的調(diào)整處理器的性能，降低處理器的功耗。然而這些處理器的所能支持的最低頻率基本上只能達(dá)到500MHz左右，如Intel Banias，Dothan處理器最低頻率為600MHz。在大多數(shù)情況下，處理器的平均使用百分比基本上在10％以下。在這種輕負(fù)載的情況下，工作在最低頻率的處理器功耗仍然顯得“奢侈”。
于是，就需要一種更加有效的處理器時鐘動態(tài)減速的技術(shù)來是處理器的運(yùn)行更有效率。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種更加有效的處理器時鐘動態(tài)減速的技術(shù)，以克服現(xiàn)有技術(shù)中處理器時鐘效率不高的缺陷。
根據(jù)本發(fā)明的一方面，提供一種處理器時鐘動態(tài)減速方法，在處理器輕負(fù)載時降低時鐘效率，而在處理器重負(fù)載時提高時鐘效率，該方法包括以下步驟初始化步驟，在BIOS中加入數(shù)個減速時鐘狀態(tài)；系統(tǒng)控制權(quán)移交步驟，系統(tǒng)控制權(quán)從操作系統(tǒng)移交給BIOS；狀態(tài)判斷步驟，判斷是否需要進(jìn)行時鐘減速；若判斷結(jié)果為不需要時鐘減速，則關(guān)閉時鐘減速機(jī)制，將處理器保持在原狀態(tài)運(yùn)行；若判斷結(jié)果為需要時鐘減速，則首先將處理器設(shè)置為非減速狀態(tài)下的最低頻率，再在從BIOS中選取一個減速時鐘狀態(tài)，之后將處理器設(shè)置為運(yùn)行于減速后的狀態(tài)下；完成時鐘減速，將系統(tǒng)控制權(quán)交還給操作系統(tǒng)。
根據(jù)本發(fā)明的另一方面，一種處理器時鐘動態(tài)減速裝置，包括時鐘減速狀態(tài)產(chǎn)生器，產(chǎn)生數(shù)個減速的時鐘狀態(tài)并保存于BIOS中；狀態(tài)判斷裝置，判斷是否需要進(jìn)行時鐘減速；時鐘減速裝置，與所述時鐘停止準(zhǔn)許信號產(chǎn)生器和所述狀態(tài)判斷裝置相連，用于將時鐘減速，該裝置首先將處理器設(shè)置為非減速狀態(tài)下的最低頻率，再選取一個由時鐘減速狀態(tài)產(chǎn)生器產(chǎn)生的減速的時鐘狀態(tài)，之后將處理器設(shè)置為運(yùn)行于減速后的狀態(tài)下；其中，在系統(tǒng)控制權(quán)從操作系統(tǒng)移交給BIOS后，若狀態(tài)判斷裝置判斷結(jié)果為不需要時鐘減速，則關(guān)閉時鐘減速機(jī)制，將處理器保持在原狀態(tài)運(yùn)行；若狀態(tài)判斷裝置判斷結(jié)果為需要時鐘減速，則時鐘減速裝置根據(jù)在處理器輕負(fù)載時降低時鐘效率、而在處理器重負(fù)載時提高時鐘效率的原則選取一時鐘的減速狀態(tài)并完成時鐘減速，最后將系統(tǒng)控制權(quán)交還給操作系統(tǒng)。
采用了本發(fā)明的技術(shù)方案，BIOS可動態(tài)地進(jìn)行處理器時鐘減速控制，可以在處理器的處于輕負(fù)載時使處理器時鐘減慢，而處理器處于重負(fù)載時將處理器重新切換到高性能狀態(tài)，在不影響系統(tǒng)性能的基礎(chǔ)上，減少處理器的功耗，從而增長電池的使用時間。另外這種技術(shù)可以使用于不支持多性能特性的處理器，如Intel Celeron M processor，制作出虛擬的“支持多性能特性的處理器”，同樣可以起到延長電池的使用時間的目的。


本發(fā)明的上述的以及其它的特征、性質(zhì)和優(yōu)勢將通過以下結(jié)合附圖和實(shí)施例的詳細(xì)描述而變的更加明顯，在附圖中相同的標(biāo)記表示相同的特征，其中圖1是具有不同占空比的STPCLK#信號的時序圖；圖2是按照本發(fā)明的處理器時鐘動態(tài)減速方法的一個實(shí)施例的流程圖；圖3是按照本發(fā)明的處理器時鐘動態(tài)減速裝置的一個實(shí)施例的框圖。
具體實(shí)施例方式
下面結(jié)合附圖和實(shí)施例進(jìn)一步描述本發(fā)明的技術(shù)方案。
本發(fā)明提供一種處理器時鐘動態(tài)減速方法，在處理器輕負(fù)載時降低時鐘效率，而在處理器重負(fù)載時提高時鐘效率，該方法包括以下步驟，參考圖2，圖2是其一個實(shí)施例的流程圖S100.初始化步驟，在BIOS中加入數(shù)個減速時鐘狀態(tài)。根據(jù)該實(shí)施例，其實(shí)通過具有不同占空比的時鐘停止準(zhǔn)許信號來改變時鐘效率，在處理器輕負(fù)載時使用具有低占空比的時鐘停止準(zhǔn)許信號，而在處理器重負(fù)載時使用具有高占空比的時鐘停止準(zhǔn)許信號。所以，該步驟中會在BIOS中加入數(shù)個具有不同占空比的時鐘停止準(zhǔn)許信號，這些信號的時序圖可參考圖1所示。
S102.系統(tǒng)控制權(quán)移交步驟，系統(tǒng)控制權(quán)從操作系統(tǒng)移交給BIOS。
S104.狀態(tài)判斷步驟，判斷是否需要進(jìn)行時鐘減速，在該步驟中判斷當(dāng)前處理器的狀態(tài)是否需要進(jìn)行時鐘減速以節(jié)約功耗。
S106.若判斷結(jié)果為不需要時鐘減速，則關(guān)閉時鐘減速機(jī)制，將處理器保持在原狀態(tài)運(yùn)行。
S108.若判斷結(jié)果為需要時鐘減速，則首先將處理器設(shè)置為非減速狀態(tài)下的最低頻率，再在從BIOS中選取一個減速時鐘狀態(tài)，之后將處理器設(shè)置為運(yùn)行于減速后的狀態(tài)下。在該實(shí)施例中，就是從BIOS中選取一個具有合適的占空比的時鐘停止準(zhǔn)許信號，之后將減速狀態(tài)下的最低頻率和所選取的時鐘停止準(zhǔn)許信號進(jìn)行與操作而使得時鐘頻率降低。
S110.完成時鐘減速，將系統(tǒng)控制權(quán)交還給操作系統(tǒng)。
本發(fā)明還提供一種處理器時鐘動態(tài)減速裝置，圖3是按照本發(fā)明的處理器時鐘動態(tài)減速裝置200的一個實(shí)施例的框圖，該裝置包括時鐘減速狀態(tài)產(chǎn)生器202，產(chǎn)生數(shù)個減速的時鐘狀態(tài)并保存于BIOS中。同樣在該實(shí)施例中，該裝置通過具有不同占空比的時鐘停止準(zhǔn)許信號來改變時鐘效率，所以在該實(shí)施例中時鐘減速狀態(tài)產(chǎn)生器202產(chǎn)生數(shù)個具有不同占空比的時鐘停止準(zhǔn)許信號并保存于BIOS中。
狀態(tài)判斷裝置204，判斷是否需要進(jìn)行時鐘減速，該裝置204判斷當(dāng)前處理器的狀態(tài)是否需要進(jìn)行時鐘減速以節(jié)約功耗。
時鐘減速裝置206，與時鐘停止準(zhǔn)許信號產(chǎn)生器202和狀態(tài)判斷裝置204相連，用于將時鐘減速，該裝置首先將處理器設(shè)置為非減速狀態(tài)下的最低頻率，再選取一個由時鐘減速狀態(tài)產(chǎn)生器產(chǎn)生的減速的時鐘狀態(tài)，之后將處理器設(shè)置為運(yùn)行于減速后的狀態(tài)下。與前面所述的方法相類似，時鐘減速裝置206會選取時鐘減速狀態(tài)產(chǎn)生器202中具有合適的占空比的一個時鐘停止準(zhǔn)許信號，之后將減速狀態(tài)下的最低頻率和所選取的時鐘停止準(zhǔn)許信號進(jìn)行與操作而使得處理器的時鐘頻率降低。
上述裝置200的工作過程如下，在系統(tǒng)控制權(quán)從操作系統(tǒng)移交給BIOS后，若狀態(tài)判斷裝置判斷結(jié)果為不需要時鐘減速，則關(guān)閉時鐘減速機(jī)制，將處理器保持在原狀態(tài)運(yùn)行；若狀態(tài)判斷裝置判斷結(jié)果為需要時鐘減速，則時鐘減速裝置根據(jù)在處理器輕負(fù)載時降低時鐘效率、而在處理器重負(fù)載時提高時鐘效率的原則選取一時鐘的減速狀態(tài)并完成時鐘減速，最后將系統(tǒng)控制權(quán)交還給操作系統(tǒng)。
下面舉一個具體實(shí)例進(jìn)一步說明本發(fā)明的技術(shù)效果，以Intel Banias1.7GHz處理器為例，在不使用處理器時鐘減速機(jī)制的情況下，其支持最低工作頻率為600MHz，當(dāng)它工作在600MHz時，進(jìn)行CLOCK的37.5％的減速(即選取占空比為3∶5的STPCLK#信號)，此時處理器真正有效工作頻率為600*(1-37.5％)＝375MHz。在初始化步驟中，BIOS可以在初始化_PSS(Performance Supported States)時將處理器減速頻率(Fq＝LF*DC/2DUTY_WIDTH，其中LF表示不使用減速機(jī)制時的最低頻率Lowest frequency，DC表示STPCLK#信號寬度)作為其中的一個或者多個狀態(tài)，并將這些使用時鐘減速產(chǎn)生的狀態(tài)稱為減速狀態(tài)，其它原有的狀態(tài)為非減速狀態(tài)。當(dāng)支持本地處理器性能控制(Native Processor PerformanceControl)的操作系統(tǒng)根據(jù)處理器負(fù)載情況通過_PCT(Performance Control)接口將處理器置于減速狀態(tài)時，首先會將系統(tǒng)控制權(quán)從操作系統(tǒng)移交給BIOS，之后BIOS先將處理器置于最低非減速狀態(tài)，例如在該實(shí)例中為600MHz，然后根據(jù)一定的方式，如查表，以處理器輕負(fù)載時降低時鐘效率，而在處理器重負(fù)載時提高時鐘效率的原則獲取與當(dāng)前減速狀態(tài)相應(yīng)的STPCLK#信號，進(jìn)行時鐘減速，從而產(chǎn)生減速后的時鐘頻率。當(dāng)處理器負(fù)載增加時，BIOS首先關(guān)閉處理器的時鐘減速狀態(tài)，然后按正常途徑將處理器置于對應(yīng)的狀態(tài)下。
采用本發(fā)明的技術(shù)方案，BIOS可以在處理器的處于輕負(fù)載時使處理器時鐘減速，而處理器處于重負(fù)載時將處理器重新切換到高性能狀態(tài)，完成了動態(tài)使用處理器時鐘減速機(jī)制，在不影響系統(tǒng)性能的基礎(chǔ)上，減少處理器的功耗，從而增長電池的使用時間。
上述實(shí)施例是提供給熟悉本領(lǐng)域內(nèi)的人員來實(shí)現(xiàn)或使用本發(fā)明的，熟悉本領(lǐng)域的人員可在不脫離本發(fā)明的發(fā)明思想的情況下，對上述實(shí)施例做出種種修改或變化，因而本發(fā)明的保護(hù)范圍并不被上述實(shí)施例所限，而應(yīng)該是符合權(quán)利要求書提到的創(chuàng)新性特征的最大范圍。
權(quán)利要求
1.一種處理器時鐘動態(tài)減速方法，其特征在于，在處理器輕負(fù)載時降低時鐘效率，而在處理器重負(fù)載時提高時鐘效率，該方法包括以下步驟初始化步驟，在BIOS中加入數(shù)個減速時鐘狀態(tài)；系統(tǒng)控制權(quán)移交步驟，系統(tǒng)控制權(quán)從操作系統(tǒng)移交給BIOS；狀態(tài)判斷步驟，判斷是否需要進(jìn)行時鐘減速；若判斷結(jié)果為不需要時鐘減速，則關(guān)閉時鐘減速機(jī)制，將處理器保持在原狀態(tài)運(yùn)行；若判斷結(jié)果為需要時鐘減速，則首先將處理器設(shè)置為非減速狀態(tài)下的最低頻率，再在從BIOS中選取一個減速時鐘狀態(tài)，之后將處理器設(shè)置為運(yùn)行于減速后的狀態(tài)下；完成時鐘減速，將系統(tǒng)控制權(quán)交還給操作系統(tǒng)。
2.如權(quán)利要求1所述的方法，其特征在于，該方法通過具有不同占空比的時鐘停止準(zhǔn)許信號來改變時鐘效率，在處理器輕負(fù)載時使用具有低占空比的時鐘停止準(zhǔn)許信號，而在處理器重負(fù)載時使用具有高占空比的時鐘停止準(zhǔn)許信號。
3.如權(quán)利要求2所述的方法，其特征在于，所述在BIOS中加入數(shù)個減速時鐘狀態(tài)是設(shè)置數(shù)個具有不同占空比的時鐘停止準(zhǔn)許信號。
4.如權(quán)利要求3所述的方法，其特征在于，所述將處理器設(shè)置為運(yùn)行于減速后的狀態(tài)下是通過將減速狀態(tài)下的最低頻率和所選取的時鐘停止準(zhǔn)許信號進(jìn)行與操作而實(shí)現(xiàn)。
5.一種處理器時鐘動態(tài)減速裝置，其特征在于，包括時鐘減速狀態(tài)產(chǎn)生器，產(chǎn)生數(shù)個減速的時鐘狀態(tài)并保存于BIOS中；狀態(tài)判斷裝置，判斷是否需要進(jìn)行時鐘減速；時鐘減速裝置，與所述時鐘停止準(zhǔn)許信號產(chǎn)生器和所述狀態(tài)判斷裝置相連，用于將時鐘減速，該裝置首先將處理器設(shè)置為非減速狀態(tài)下的最低頻率，再選取一個由時鐘減速狀態(tài)產(chǎn)生器產(chǎn)生的減速的時鐘狀態(tài)，之后將處理器設(shè)置為運(yùn)行于減速后的狀態(tài)下；其中，在系統(tǒng)控制權(quán)從操作系統(tǒng)移交給BIOS后，若狀態(tài)判斷裝置判斷結(jié)果為不需要時鐘減速，則關(guān)閉時鐘減速機(jī)制，將處理器保持在原狀態(tài)運(yùn)行；若狀態(tài)判斷裝置判斷結(jié)果為需要時鐘減速，則時鐘減速裝置根據(jù)在處理器輕負(fù)載時降低時鐘效率、而在處理器重負(fù)載時提高時鐘效率的原則選取一時鐘的減速狀態(tài)并完成時鐘減速，最后將系統(tǒng)控制權(quán)交還給操作系統(tǒng)。
6.如權(quán)利要求5所述的裝置，其特征在于，該裝置通過具有不同占空比的時鐘停止準(zhǔn)許信號來改變時鐘效率，在處理器輕負(fù)載時使用具有低占空比的時鐘停止準(zhǔn)許信號，而在處理器重負(fù)載時使用具有高占空比的時鐘停止準(zhǔn)許信號。
7.如權(quán)利要求6所述的裝置，其特征在于，所述時鐘減速狀態(tài)產(chǎn)生器產(chǎn)生數(shù)個具有不同占空比的時鐘停止準(zhǔn)許信號并保存于BIOS中。
8.如權(quán)利要求7所述的裝置，其特征在于，所述時鐘減速裝置是通過將減速狀態(tài)下的最低頻率和所選取的時鐘停止準(zhǔn)許信號進(jìn)行與操作而實(shí)現(xiàn)。
全文摘要
本發(fā)明揭示了一種處理器時鐘動態(tài)減速技術(shù)，在處理器輕負(fù)載時降低時鐘效率，而在處理器重負(fù)載時提高時鐘效率，該技術(shù)首先在BIOS中加入數(shù)個減速時鐘狀態(tài)；在系統(tǒng)控制權(quán)移交給BIOS之后，判斷是否需要進(jìn)行時鐘減速；若判斷結(jié)果為不需要時鐘減速，則關(guān)閉時鐘減速機(jī)制，將處理器保持在原狀態(tài)運(yùn)行；若判斷結(jié)果為需要時鐘減速，則首先將處理器設(shè)置為非減速狀態(tài)下的最低頻率，再在從BIOS中選取一個減速時鐘狀態(tài)，之后將處理器設(shè)置為運(yùn)行于減速后的狀態(tài)下；完成時鐘減速。本發(fā)明中，BIOS可動態(tài)地進(jìn)行處理器時鐘減速控制，在處理器處于輕負(fù)載時使處理器時鐘減慢，而處理器處于重負(fù)載時將處理器重新切換到高性能狀態(tài)，在不影響系統(tǒng)性能的基礎(chǔ)上，減少處理器的功耗。
文檔編號G06F1/32GK1848040SQ20051002510
公開日2006年10月18日 申請日期2005年4月15日 優(yōu)先權(quán)日2005年4月15日
發(fā)明者林廣壽 申請人:環(huán)達(dá)電腦(上海)有限公司