專(zhuān)利名稱(chēng)：多相位定時(shí)方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及降低瞬時(shí)發(fā)生的開(kāi)關(guān)電流。
背景技術(shù)：
傳統(tǒng)微處理器設(shè)計(jì)典型地利同步定時(shí)技術(shù)，它使用以等時(shí)方式全局分配的單一時(shí)鐘相位，從而最小化整個(gè)電子封裝內(nèi)的時(shí)鐘信號(hào)偏差(skew)。由于該全局時(shí)鐘的所有負(fù)載在大致相同的時(shí)間開(kāi)關(guān)，因此施加于封裝和功率分配設(shè)計(jì)的同時(shí)開(kāi)關(guān)電流要求典型地將對(duì)性能、可靠性、技術(shù)、布線(xiàn)性、成品率和成本等因素或項(xiàng)目具有重大影響。將與大開(kāi)關(guān)電流一起發(fā)生的感應(yīng)作用可能產(chǎn)生過(guò)壓或欠壓瞬變，這將導(dǎo)致各種電子元件的過(guò)早損壞。這種開(kāi)關(guān)電流還可能產(chǎn)生嚴(yán)重的信號(hào)輻射，從而需要在電子封裝中加入發(fā)射屏蔽。
結(jié)合微處理器應(yīng)用的本發(fā)明操作的另外信息可以在與本申請(qǐng)同時(shí)提交、標(biāo)題為“Microprocessor Chip Simultaneous Switching Current Reduction Methodand Apparatus(微處理器芯片同時(shí)開(kāi)關(guān)電流降低方法和裝置)”的同時(shí)待審申請(qǐng)(案號(hào)AUS920020472US1)中找到，在此將其引作參考。此參考申請(qǐng)的發(fā)明人與本申請(qǐng)相同，并且它轉(zhuǎn)讓給相同受讓人。
因此，期望降低在任何給定時(shí)間發(fā)生的開(kāi)關(guān)電流幅度，從而降低與快速電流電平變化(di/dt)一起產(chǎn)生的感應(yīng)作用(L)和信號(hào)輻射。

發(fā)明內(nèi)容
前述開(kāi)關(guān)缺點(diǎn)中的一個(gè)或多個(gè)在一種電子封裝中得到減輕，這是通過(guò)將封裝電路分成多個(gè)分區(qū)或組，其中每個(gè)分區(qū)或組均包含在工作時(shí)可以以與其他分區(qū)或組中的電路不同的時(shí)間開(kāi)關(guān)的電路。多相位時(shí)鐘產(chǎn)生器用來(lái)分別向所述多個(gè)分區(qū)或組提供不同相位時(shí)鐘信號(hào)，從而電子封裝的各分區(qū)或組在工作時(shí)以不同的時(shí)間發(fā)生開(kāi)關(guān)。


為更全面理解本發(fā)明及其優(yōu)點(diǎn)，在下面詳細(xì)描述中將參照附圖，其中圖1是實(shí)施本發(fā)明的示例性電路的方框圖；圖2包括用于說(shuō)明圖1的操作的一組波形；以及圖3是示出一種獲得所需不同相位時(shí)鐘信號(hào)以用于圖1的方法的方框圖。
具體實(shí)施例方式
在圖1中，主處理單元(MPU)10和直接存儲(chǔ)器訪(fǎng)問(wèn)單元(DMA)12接收來(lái)自鎖相回路(PLL)源14的時(shí)鐘信號(hào)輸入，其中，鎖相回路(PLL)源14如圖所示提供4GHz的時(shí)鐘信號(hào)。在本發(fā)明的一個(gè)優(yōu)選實(shí)施例中，PLL部件14使用1GHz的基本基準(zhǔn)信號(hào)來(lái)產(chǎn)生輸出時(shí)鐘信號(hào)。另外，圖1還示出輔處理單元(APU)16、18、20和22，它們分別標(biāo)為APU1、APU2、APU3和APU4。這些APU均具有相關(guān)I/O(輸入/輸出)部件，用于從DMA 12接收信號(hào)和將信號(hào)發(fā)送到DMA 12。
第一I/O部件24與APU 16相關(guān)聯(lián)。第二I/O部件26與APU 18相關(guān)聯(lián)。第三I/O部件28與APU 20相關(guān)聯(lián)。第四和最后I/O部件30與APU 22相關(guān)聯(lián)。圖中示出各I/O部件通過(guò)虛線(xiàn)32所示的環(huán)形網(wǎng)絡(luò)連接到DMA 12。通過(guò)這種方式，各APU可以在連續(xù)操作中適當(dāng)?shù)亟邮諗?shù)據(jù)，對(duì)數(shù)據(jù)進(jìn)行操作(或者忽略數(shù)據(jù))，并且將它傳到下一APU，其中，各APU使用略微不同定時(shí)的開(kāi)關(guān)操作。
PLL 34在一些電子封裝實(shí)例中可以是PLL 14，它使用與PLL 14所用相同的基本1GHz基準(zhǔn)信號(hào)以在導(dǎo)線(xiàn)35上產(chǎn)生4GHz信號(hào)Φ0。該4GHz信號(hào)提供給定時(shí)延遲電路36、38、40和42。延遲電路36以使信號(hào)Φ1施加于APU116來(lái)讓其使用的方式延遲信號(hào)Φ0。圖中示出內(nèi)在于部件16的“H”型信號(hào)路徑作為粗式或?qū)捠诫娐仿窂絹?lái)幫助降低時(shí)鐘信號(hào)在APU116內(nèi)分配到利用該時(shí)鐘的各電路時(shí)的任何時(shí)鐘信號(hào)偏差。延遲電路38產(chǎn)生時(shí)鐘信號(hào)Φ2以施加于APU 18。雖然在部件18內(nèi)未示出細(xì)節(jié)，但是最好具有某種方法來(lái)最小化時(shí)鐘信號(hào)Φ2在APU 18內(nèi)分配時(shí)的時(shí)鐘偏差。類(lèi)似地，APU 20和22將典型地提供時(shí)鐘偏差降低機(jī)制。延遲電路40產(chǎn)生時(shí)鐘信號(hào)Φ3以施加于APU 20，而延遲電路42產(chǎn)生時(shí)鐘信號(hào)Φ4以施加于APU 22。
在圖2中，示出結(jié)合圖1所示的主1GHz基準(zhǔn)信號(hào)和所產(chǎn)生的時(shí)鐘信號(hào)Φ0、Φ1、Φ2、Φ3和Φ4的相對(duì)相位。注意，Φ0和Φ4的相位差為180度。因此，在不同時(shí)間發(fā)生PLL以及各所示APU的開(kāi)關(guān)電流，從而將在適當(dāng)開(kāi)關(guān)時(shí)間所需的電流降低至少4倍。
圖3包含相互串聯(lián)的多個(gè)非反相放大器302、304、306和308，其中，各放大器輸出連接到多路復(fù)用器310。到放大器302的時(shí)鐘輸入312可以是如圖1的導(dǎo)線(xiàn)35上的時(shí)鐘信號(hào)Φ0。各放大器302、304、306和308的輸出可以相對(duì)于其輸入延遲4GHz周期的7/8或218.75psec(皮秒)。因此，放大器302可以產(chǎn)生信號(hào)Φ1，并且將其提供給放大器304以產(chǎn)生信號(hào)Φ2，等等。然后，多路復(fù)用器310可以被編程或設(shè)置為輸出向其輸入的五個(gè)時(shí)鐘信號(hào)中的所選一個(gè)。通過(guò)這種方式，可以使用圖3的相同電路來(lái)實(shí)現(xiàn)各延遲電路36、38、40和42。
總而言之，圖1的各部件從一個(gè)或多個(gè)電源(未示出)接收電流。當(dāng)發(fā)生開(kāi)關(guān)操作時(shí)，如部分通過(guò)伴隨或相關(guān)時(shí)鐘信號(hào)激活，電子封裝內(nèi)適當(dāng)部件的信號(hào)傳輸路徑中發(fā)生電流變化(di/dt)。這些電流幅度變化可能在電流路徑上的多個(gè)點(diǎn)導(dǎo)致電壓變化，并且電流幅度影響來(lái)自該封裝的信號(hào)輻射量。因此，在圖1所示電路的電子封裝中各APU使用相位不同的時(shí)鐘信號(hào)將降低在任何給定開(kāi)關(guān)時(shí)間所需的總電流，并且降低在給定開(kāi)關(guān)時(shí)間發(fā)生的最大電流變化。這一降低用來(lái)最小化在現(xiàn)有技術(shù)中所發(fā)生的由于同時(shí)開(kāi)關(guān)很多電路而發(fā)生的問(wèn)題。
各APU(或部分APU)均可以可選地被設(shè)計(jì)為核心，并且整個(gè)APU可以可選地稱(chēng)作包括多個(gè)等時(shí)單元的電子封裝分區(qū)。換句話(huà)說(shuō)，給定APU將典型地為很多電路的集合，其中每個(gè)電路均需要以與那個(gè)APU中的很多其他電路大致相同的時(shí)間開(kāi)關(guān)。
雖然到現(xiàn)在為止附圖和描述是針對(duì)包含多個(gè)CPU或計(jì)算機(jī)處理器的單個(gè)電子芯片，其中，多個(gè)CPU或計(jì)算機(jī)處理器根據(jù)不同相位時(shí)鐘以不同時(shí)間工作或開(kāi)關(guān)，但是本發(fā)明不限于此。包括多個(gè)芯片的電子封裝，其中，對(duì)每個(gè)芯片定時(shí)以在不同時(shí)間操作其開(kāi)關(guān)功能從而降低封裝上的瞬時(shí)開(kāi)關(guān)電流要求，均屬于本發(fā)明的范圍。不管是電子封裝的開(kāi)關(guān)電路被配置為對(duì)于不同芯片或單個(gè)芯片上的不同分區(qū)具有不同的開(kāi)關(guān)時(shí)間，還是它被配置為具有足夠不同相位時(shí)鐘來(lái)實(shí)現(xiàn)這兩種方式，本發(fā)明都不限于與之相關(guān)的CPU和電路。任何具有在現(xiàn)有技術(shù)中可以同時(shí)開(kāi)關(guān)的大量器件的電路或電子封裝，都認(rèn)為是包括在本發(fā)明內(nèi)。一些例子可能是縱橫開(kāi)關(guān)和陣列，其中存在可以同時(shí)開(kāi)關(guān)的大量器件。
雖然本發(fā)明是參照特定示例性實(shí)施例來(lái)描述的，但是這些描述不應(yīng)被解釋為起限制作用。本領(lǐng)域的技術(shù)人員在參考本發(fā)明描述之后，對(duì)所公開(kāi)實(shí)施例的各種修改以及本發(fā)明的可選實(shí)施例將是明顯的。因此認(rèn)為權(quán)利要求將覆蓋屬于本發(fā)明真實(shí)范圍和精神的任何這些修改或?qū)嵤├?br> 權(quán)利要求
1.一種用于減輕具有多個(gè)核心的微處理器中的同時(shí)開(kāi)關(guān)問(wèn)題的方法，包括定義多個(gè)分區(qū)，其中分區(qū)由多個(gè)等時(shí)單元組成，并且每一單元包括一個(gè)所述核心；產(chǎn)生具有相關(guān)時(shí)鐘頻率的系統(tǒng)基準(zhǔn)時(shí)鐘信號(hào)；根據(jù)所述基準(zhǔn)時(shí)鐘信號(hào)，產(chǎn)生多個(gè)相關(guān)時(shí)鐘信號(hào)，其中每個(gè)相關(guān)時(shí)鐘信號(hào)均具有所述時(shí)鐘頻率，但是其相位與所述基準(zhǔn)時(shí)鐘信號(hào)不同，各個(gè)所述相關(guān)時(shí)鐘信號(hào)分別與不同所述單元相關(guān)聯(lián)；以及以所述相關(guān)時(shí)鐘信號(hào)中的各自不同信號(hào)分別操作各個(gè)所述單元。
2.一種用于減輕電子封裝中的開(kāi)關(guān)電流所引起問(wèn)題的方法，包括將電子封裝電路中的至少一部分分組為給定多個(gè)分區(qū)；以及將頻率相同但相位不同的時(shí)鐘信號(hào)分別施加于所述給定多個(gè)分區(qū)，從而各個(gè)所述分區(qū)在工作時(shí)以不同時(shí)間發(fā)生開(kāi)關(guān)。
3.一種具有多個(gè)核心的電子電路微處理器封裝，包括多個(gè)分區(qū)，其中分區(qū)由多個(gè)等時(shí)電路單元組成，并且每一單元包括一個(gè)所述核心；系統(tǒng)基準(zhǔn)時(shí)鐘信號(hào)產(chǎn)生器，提供給定頻率和相位的輸出時(shí)鐘信號(hào)；以及與所述系統(tǒng)基準(zhǔn)時(shí)鐘信號(hào)產(chǎn)生器相關(guān)聯(lián)的電路，提供多個(gè)相關(guān)時(shí)鐘信號(hào)，其中每個(gè)相關(guān)時(shí)鐘信號(hào)均具有所述時(shí)鐘頻率，但是其相位與所述基準(zhǔn)時(shí)鐘信號(hào)不同，各個(gè)所述相關(guān)時(shí)鐘信號(hào)分別提供給不同所述單元。
4.一種減輕開(kāi)關(guān)電流所引起問(wèn)題的電子封裝，包括給定多個(gè)分區(qū)，其中每個(gè)分區(qū)均包含可以在工作時(shí)以與所述給定多個(gè)分區(qū)的其他分區(qū)中的電路不同的時(shí)間開(kāi)關(guān)的電路；以及多相位時(shí)鐘產(chǎn)生器，將頻率相同但相位不同的時(shí)鐘信號(hào)分別提供給所述給定多個(gè)分區(qū)，從而各個(gè)所述分區(qū)在工作時(shí)以不同時(shí)間發(fā)生開(kāi)關(guān)。
5.一種減輕開(kāi)關(guān)電流所引起問(wèn)題的電子封裝，包括給定多個(gè)電路組，其中每個(gè)電路組均包含可以在工作時(shí)以與所述給定多個(gè)電路組的其他電路組中的電路不同的時(shí)間開(kāi)關(guān)的電路；以及多相位時(shí)鐘產(chǎn)生器，將頻率相同但相位不同的時(shí)鐘信號(hào)分別提供給所述給定多個(gè)電路組，從而所述不同電路組在工作時(shí)以不同時(shí)間發(fā)生開(kāi)關(guān)。
6.一種用于減輕電子封裝中的開(kāi)關(guān)電流所引起問(wèn)題的方法，包括如下步驟將電子封裝電路中的至少一些電路分組為給定多個(gè)電路組；以及將頻率相同但相位不同的時(shí)鐘信號(hào)分別施加于所述給定多個(gè)電路組，從而各個(gè)所述電路組在工作時(shí)以不同時(shí)間發(fā)生開(kāi)關(guān)。
7.如權(quán)利要求6所述的方法，其中，電路組在不同芯片上。
8.如權(quán)利要求6所述的方法，其中，電子封裝的至少一個(gè)芯片具有以不同相位開(kāi)關(guān)時(shí)鐘信號(hào)操作的多個(gè)電路組。
全文摘要
公開(kāi)了用于減輕在任何給定時(shí)間發(fā)生的開(kāi)關(guān)電流幅度的方法和裝置。這是通過(guò)如下操作來(lái)完成的將電路分組為多個(gè)分區(qū)，其中，各分區(qū)中的電路可以在工作時(shí)以與其他分區(qū)中的電路不同的時(shí)間開(kāi)關(guān)。然后，將不同相位時(shí)鐘信號(hào)提供給各分區(qū)，從而各分區(qū)在工作時(shí)以不同時(shí)間發(fā)生開(kāi)關(guān)?？梢岳么烁倪M(jìn)的電路的一個(gè)例子是在其操作中利用多個(gè)輔處理器單元的主處理器或計(jì)算機(jī)。
文檔編號(hào)G06F1/10GK1490934SQ0315433
公開(kāi)日2004年4月21日 申請(qǐng)日期2003年8月15日 優(yōu)先權(quán)日2002年10月17日
發(fā)明者戴維·W·博爾斯特勒, ?！·德杭, 哈姆·P·霍夫斯蒂, 斯蒂芬·D·韋策爾, D 韋策爾, P 霍夫斯蒂, さ潞, 戴維 W 博爾斯特勒 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司