專利名稱：序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)與其操作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)與其操作方法，且特別是有關(guān)于一種序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)與其操作方法。
背景技術(shù)：
公知為了使用序列式數(shù)據(jù)系統(tǒng)，已經(jīng)衍生出許多相關(guān)的架構(gòu)與存取方法。舉例來說，在公知所采用的顯示器，如液晶監(jiān)視器、等離子體電視、液晶投影機(jī)或液晶電視等，以主控制器與縮放引擎的關(guān)系來分時，可分為兩種系統(tǒng)架構(gòu)，分別如圖1A與圖1B所示圖1A繪示公知的一種主控制器14與縮放引擎10的電路架構(gòu)，此電路架構(gòu)包括縮放引擎10、顯示器模塊12、主控制器14、模擬前端102、指針器104、光學(xué)掃描儀106。其中，主控制器14內(nèi)還包含閃存142。此架構(gòu)中，主控制器14外掛于縮放引擎10上，且以序列界面連接。雖然以序列界面連接能減少縮放引擎10的外部接腳，但因序列式的閃存142頻寬不足，造成效能降低。另外，在主控制器14中加入閃存142的集成電路并非使用一般的閃存制作工藝，而需使用嵌入式閃存制作工藝，成本較高。
圖1B繪示公知的另一種主控制器208與縮放引擎20的電路架構(gòu)，此電路架構(gòu)包括縮放引擎20、顯示器模塊22、平行界面的閃存24、模擬前端202、指針器204、光學(xué)掃描儀206、主控制器208。其中，主控制器208位于縮放引擎20內(nèi)，且縮放引擎20外掛平行界面的閃存24。主控制器208與閃存24之間采用平行界面的連接方式，可滿足主控制器208對頻寬的要求與避免閃存24得使用嵌入式閃存的昂貴制作工藝。但由于平行界面所占的接腳甚多，反而造成縮放引擎20的封裝成本上揚(yáng)。
綜合以上所述，公知主控制器與存儲器之間連接界面的缺點(diǎn)為(1)若在主控制器14內(nèi)加入閃存142的集成電路，則需使用嵌入式閃存的制作工藝，成本較高。
(2)當(dāng)縮放引擎10外掛主控制器14并以序列界面連接時，序列式的閃存142頻寬不足，造成效能降低。
(3)當(dāng)縮放引擎20內(nèi)含主控制器208，外掛平行界面的閃存24時，因平行界面所占接腳甚多，增加了縮放引擎20的封裝成本。

發(fā)明內(nèi)容
本發(fā)明提供一種序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)，使用序列式的界面以減少主控制器與存儲器的界面接腳，并于主控制器中內(nèi)建低成本的預(yù)取電路，以克服與序列式的存儲器間頻寬較低的缺點(diǎn)。
本發(fā)明另提出一種序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)操作方法，即序列式存儲器的讀取方式為輸入起始地址后就循序輸出數(shù)據(jù)，且輸出數(shù)據(jù)單元的時間短于主控制器總線從取得數(shù)據(jù)地址到取得數(shù)據(jù)單元的時間間隔。
為達(dá)上述與其它的目的，本發(fā)明提出一種序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)，此架構(gòu)包括主控制器、預(yù)取電路、序列式存儲器、主控制器總線以及序列式總線。上述主控制器為依時鐘脈沖信號進(jìn)行操作的單元，并透過主控制器總線存取序列式存儲器中的數(shù)據(jù)。上述預(yù)取電路連接至主控制器總線以提供數(shù)據(jù)，并暫時存放主控制器的待執(zhí)行程序代碼，且預(yù)先抓取主控制器所需的指令與數(shù)據(jù)，等待主控制器取用。上述序列式存儲器的數(shù)據(jù)透過序列式總線提供給預(yù)取電路。
其中預(yù)取電路更包括緩沖存儲器，控制電路，傳輸控制線。上述緩沖存儲器負(fù)責(zé)儲存由序列式存儲器傳來的數(shù)據(jù)。上述控制電路則根據(jù)指令以控制序列式存儲器將數(shù)據(jù)提供至緩沖存儲器，并控制緩沖存儲器將儲存的數(shù)據(jù)提供至主控制器。上述傳輸控制線于緩沖存儲器的空間使用完畢時暫停序列式存儲器的數(shù)據(jù)傳輸，并于緩沖存儲器有可用的空間時繼續(xù)序列式存儲器的數(shù)據(jù)傳輸。
其中，序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)還包括時鐘脈沖控制機(jī)制，于主控制器所需的數(shù)據(jù)不存在于緩沖存儲器之中時，暫停將時鐘脈沖信號提供至主控制器，并于數(shù)據(jù)被存入至緩沖存儲器中后繼續(xù)將時鐘脈沖信號提供至主控制器。
為了達(dá)上述與其它的目的，本發(fā)明提出一種序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)操作方法，操作方法如下由主控制器發(fā)出數(shù)據(jù)地址值后，至預(yù)取電路中尋找數(shù)據(jù)地址值所對應(yīng)的數(shù)據(jù)，同時由預(yù)取電路判斷數(shù)據(jù)地址值所對應(yīng)的數(shù)據(jù)是否已存在于預(yù)取電路中。若數(shù)據(jù)地址值所對應(yīng)的數(shù)據(jù)已存在于預(yù)取電路中，則由預(yù)取電路中將數(shù)據(jù)地址值所對應(yīng)的數(shù)據(jù)經(jīng)主控制器總線傳回主控制器，并從序列式存儲器復(fù)制下筆數(shù)據(jù)至預(yù)取電路中；若數(shù)據(jù)地址值所對應(yīng)的數(shù)據(jù)不存在于預(yù)取電路中，則送出數(shù)據(jù)的地址值至序列式存儲器，然后透過預(yù)取電路將數(shù)據(jù)地址值所對應(yīng)的數(shù)據(jù)經(jīng)主控制器總線傳回主控制器。
為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合附圖，作詳細(xì)說明。


圖1A繪示公知的一種縮放引擎與主控制器以序列界面連接的電路方塊圖；圖1B繪示公知的一種縮放引擎內(nèi)含主控制器，外掛平行界面的閃存的電路方塊圖；圖2繪示本發(fā)明的實(shí)施例的一種縮放引擎內(nèi)建預(yù)取電路，外掛序列式閃存的電路方塊圖；圖3繪示本發(fā)明的實(shí)施例的一種序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)示意方塊圖；圖4繪示本發(fā)明的實(shí)施例的一種序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)操作方法流程圖。
標(biāo)號說明10，20，40縮放引擎12，22顯示器模塊14，60，208，408主控制器 24，44，142閃存62主控制器總線64，400預(yù)取電路66序列式總線 68序列式存儲器102，202模擬前端 104，204指針器
106，206光學(xué)掃描儀 402其它電路642控制電路 644緩沖存儲器646傳輸控制線 648時鐘脈沖控制機(jī)制S102～S112標(biāo)示各個流程步驟具體實(shí)施方式
第一實(shí)施例圖2繪示根據(jù)本發(fā)明的一較佳實(shí)施例的序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)電路方塊圖，以內(nèi)建預(yù)取電路，外掛序列式閃存的方式。在此圖中，包括了縮放引擎40、其它電路402，而其中的序列式的閃存44、預(yù)取電路400與主控制器408組成序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)。其中，縮放引擎40內(nèi)含主控制器408，且內(nèi)建預(yù)取電路400，另外，縮放引擎40外掛序列式的閃存44。
依據(jù)本發(fā)明，由于縮放引擎40中內(nèi)建預(yù)取電路400，因此預(yù)取電路400可預(yù)先抓取主控制器408所要的數(shù)據(jù)與指令，等待主控制器408取用，克服了序列式的閃存44頻寬不足的問題，并且使用序列式的閃存44不但減少了縮放引擎40的外部接腳，也節(jié)省了縮放引擎40的封裝成本。再者，在此電路中的序列式閃存44得以使用一般的閃存制作工藝，而于縮放引擎40內(nèi)建預(yù)取電路400所需增加的成本也相當(dāng)?shù)汀?br> 第二實(shí)施例請參照圖3，其繪示本發(fā)明的一種序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)示意方塊圖。其中，主控制器60依時鐘脈沖信號進(jìn)行操作，并透過主控制器總線62發(fā)出指令以取得數(shù)據(jù)，如熟悉此技術(shù)者可知，其中主控制器60可為8位或16位的主控制器，但不以此為限。再者，預(yù)取電路64連接至主控制器總線62以提供數(shù)據(jù)，且預(yù)先抓取主控制器60所需的指令與數(shù)據(jù)，等待主控制器60取用。而序列式存儲器68將數(shù)據(jù)透過序列式總線66提供至預(yù)取電路64內(nèi)，如熟悉此技術(shù)者可知，序列式總線66界面可為I2C總線、序列式周邊界面總線或LPC總線，但不以此為限。
其中，預(yù)取電路64中還包括緩沖存儲器644儲存由序列式存儲器68傳來的數(shù)據(jù)；而控制電路642控制序列式存儲器68將數(shù)據(jù)提供給緩沖存儲器644，并控制緩沖存儲器644將所儲存的數(shù)據(jù)提供至主控制器60；以及傳輸控制線646于緩沖存儲器644的空間使用完畢時暫停序列式存儲器68的數(shù)據(jù)傳輸，并于緩沖存儲器644有可用的空間時繼續(xù)序列式存儲器68的數(shù)據(jù)傳輸。
其中，序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)還包括時鐘脈沖控制機(jī)制648，當(dāng)主控制器60所需的數(shù)據(jù)不存在于緩沖存儲器644之中時，暫停將時鐘脈沖信號提供至主控制器60，并于數(shù)據(jù)被存入至緩沖存儲器644中后繼續(xù)將時鐘脈沖信號提供至主控制器60。
請同樣參考圖3，此序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)進(jìn)行步驟如下a、主控制器60經(jīng)主控制器總線62送出數(shù)據(jù)地址值。
b、預(yù)取電路64的控制電路642比較地址值所對應(yīng)的數(shù)據(jù)是否存在于緩沖存儲器644中。
c、承步驟b，若已存在于緩沖存儲器644中，則將緩沖存儲器644中此地址值所對應(yīng)的數(shù)據(jù)由主控制器總線62傳回主控制器60，并由時鐘脈沖控制機(jī)制648繼續(xù)提供時鐘脈沖信號給主控制器60。
d、承步驟b，若不存在于緩沖存儲器64中，則時鐘脈沖控制機(jī)制648暫停將時鐘脈沖信號供給主控制器60。
e、將主控制器60發(fā)出的數(shù)據(jù)地址值經(jīng)序列式總線66傳入序列式存儲器68。
f、序列式存儲器68由數(shù)據(jù)地址值所對應(yīng)的數(shù)據(jù)開始，依序?qū)⒋斯P數(shù)據(jù)及延續(xù)的數(shù)據(jù)傳入緩沖存儲器644。
g、接著時鐘脈沖控制機(jī)制648繼續(xù)提供時鐘脈沖信號給主控制器60，且數(shù)據(jù)地址值所對應(yīng)的數(shù)據(jù)經(jīng)過主控制器總線66傳回主控制器60。
h、當(dāng)緩沖存儲器644的空間使用完畢時，由數(shù)據(jù)傳輸控制線646暫停序列式存儲器68的數(shù)據(jù)傳輸。當(dāng)緩沖存儲器644有可用的空間時，再繼續(xù)序列式存儲器68的數(shù)據(jù)傳輸。
第三實(shí)施例請參照圖4，其繪示本發(fā)明的另一種序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)操作方法流程圖，此操作方法適用于預(yù)取電路透過序列式總線自序列式存儲器中取得數(shù)據(jù)，并經(jīng)過主控制器總線將數(shù)據(jù)傳送給主控制器。其中，序列式總線與主控制器總線使用不同的通訊協(xié)議，其方法流程如下s102、由主控制器經(jīng)主控制器總線發(fā)出數(shù)據(jù)地址值至預(yù)取電路中。
s104、至預(yù)取電路中尋找數(shù)據(jù)地址值所對應(yīng)的數(shù)據(jù)。
s106、由預(yù)取電路判斷數(shù)據(jù)地址值所對應(yīng)的數(shù)據(jù)是否已存在該預(yù)取電路中。
s108、承步驟s106，若數(shù)據(jù)地址值所對應(yīng)的數(shù)據(jù)已存在預(yù)取電路中，則從序列式存儲器復(fù)制主控制器可能用到的下筆數(shù)據(jù)至預(yù)取電路中。
s110、從預(yù)取電路將所取得的數(shù)據(jù)傳入主控制器。
s112、若數(shù)據(jù)地址值所對應(yīng)的數(shù)據(jù)不存在預(yù)取電路中，則由預(yù)取電路送出數(shù)據(jù)地址值至序列式存儲器，并將數(shù)據(jù)地址值所對應(yīng)的數(shù)據(jù)存入預(yù)取電路中。
在本發(fā)明的一個實(shí)施例中，預(yù)取電路還包括緩沖存儲器儲存由序列式存儲器傳來的數(shù)據(jù)；以及傳輸控制線于緩沖存儲器的空間使用完畢時暫停序列式存儲器的數(shù)據(jù)傳輸，并于緩沖存儲器有可用的空間時繼續(xù)序列式存儲器的數(shù)據(jù)傳輸。
在本發(fā)明的另一個實(shí)施例中，時鐘脈沖控制機(jī)制于主控制器所需的數(shù)據(jù)地址值的數(shù)據(jù)不存在于緩沖存儲器之中時，暫停將時鐘脈沖信號提供至主控制器，并于數(shù)據(jù)地址值的數(shù)據(jù)被存入至緩沖存儲器中后繼續(xù)將時鐘脈沖信號提供至主控制器。
在本發(fā)明的再一個實(shí)施例中，若序列式存儲器的讀取方式為輸入起始地址后即循序輸出數(shù)據(jù)，并且序列式存儲器輸出一個單位數(shù)據(jù)的時間小于主控制器總線從輸出一地址到收到地址所對應(yīng)的一個單位數(shù)據(jù)的時間，則可省去預(yù)取電路內(nèi)的緩沖存儲器，且實(shí)時抓取并響應(yīng)指令。
綜合以上所述，本發(fā)明的序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)具有下列優(yōu)點(diǎn)(1)通過本發(fā)明由時鐘脈沖控制機(jī)制暫停提供時鐘脈沖信號給主控制器，而于數(shù)據(jù)被存入緩沖存儲器中后，繼續(xù)提供時鐘脈沖信號給主控制器，可避免主控制器等待太久造成錯誤或當(dāng)機(jī)。
(2)本發(fā)明所稱的預(yù)取電路，位在主控制器的外部總線上，不屬于主控制器內(nèi)部結(jié)構(gòu)部份。
(3)本發(fā)明通過使用序列式總線可減少主控制器與序列式存儲器間的接腳數(shù)目，并避免因使用序列式總線所造成的效能降低。
(4)本發(fā)明通過使用序列式總線可減少主控制器與序列式存儲器間的接腳數(shù)目，得以降低生產(chǎn)成本。
(5)通過本發(fā)明可使用序列式的閃存以減少縮放引擎外部的接腳，并且得以使用一般閃存制作工藝的序列式閃存。
(6)通過本發(fā)明可在縮放引擎內(nèi)建預(yù)取電路，以克服使用序列式的閃存所造成頻寬不足的問題。
(7)通過本發(fā)明在縮放引擎內(nèi)建預(yù)取電路，所需增加的預(yù)取電路成本相當(dāng)?shù)汀?br> 雖然本發(fā)明已以較佳實(shí)施例公開如上，然其并非用以限定本發(fā)明，任何熟悉此技術(shù)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許之更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求書所界定者為準(zhǔn)。
權(quán)利要求
1.一種序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)，其特征在于包括一主控制器，依一時鐘脈沖信號進(jìn)行操作；一主控制器總線，該主控制器透過該主控制器總線發(fā)出一指令以取得一數(shù)據(jù)；一預(yù)取電路，連接至該主控制器總線以提供該數(shù)據(jù)；一序列式存儲器，將該數(shù)據(jù)透過一序列式總線提供至該預(yù)取電路。
2.如權(quán)利要求1所述的序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)，其特征在于該主控制器為16位控制器。
3.如權(quán)利要求1所述的序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)，其特征在于該主控制器為8位控制器。
4.如權(quán)利要求1所述的序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)，其特征在于該序列式總線為I2C總線、序列式周邊界面總線與LPC總線其中之一。
5.如權(quán)利要求1所述的序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)，其特征在于該預(yù)取電路包括一緩沖存儲器，儲存由該序列式存儲器傳來的該數(shù)據(jù)；一控制電路，根據(jù)該指令以控制該序列式存儲器將該數(shù)據(jù)提供至該緩沖存儲器，并控制該緩沖存儲器將所儲存的數(shù)據(jù)提供至該主控制器。
6.如權(quán)利要求1所述的序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)，其特征在于還包括一時鐘脈沖控制機(jī)制，該時鐘脈沖控制機(jī)制于該主控制器所需的該數(shù)據(jù)不存在于該緩沖存儲器之中時，暫停將該時鐘脈沖信號提供至該主控制器，并于該數(shù)據(jù)被存入至該緩沖存儲器中后繼續(xù)將該時鐘脈沖信號提供至該主控制器。
7.如權(quán)利要求1所述的序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)，其特征在于該預(yù)取電路還包括一傳輸控制線，該傳輸控制線于該緩沖存儲器的空間使用完畢時暫停該序列式存儲器的數(shù)據(jù)傳輸，并于該緩沖存儲器有可用的空間時繼續(xù)該序列式存儲器的數(shù)據(jù)傳輸。
8.一種序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)操作方法，適用于一預(yù)取電路透過一序列式總線自一序列式存儲器取得數(shù)據(jù)，并經(jīng)過一主控制器總線將數(shù)據(jù)傳送給一主控制器，其其特征在于該序列式總線與該主控制器總線使用不同的通訊協(xié)議，該序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)操作方法包括下列步驟a、該主控制器發(fā)出一數(shù)據(jù)地址值；b、至該預(yù)取電路中尋找該數(shù)據(jù)地址值所對應(yīng)的數(shù)據(jù)；c、由該預(yù)取電路判斷該數(shù)據(jù)地址值所對應(yīng)的數(shù)據(jù)是否已存在該預(yù)取電路中；d、承步驟c，若該數(shù)據(jù)地址值所對應(yīng)的數(shù)據(jù)已存在該預(yù)取電路中，則該預(yù)取電路將該數(shù)據(jù)地址值所對應(yīng)的數(shù)據(jù)經(jīng)該主控制器總線傳回該主控制器，并跳至步驟g；e、送出該數(shù)據(jù)地址值至該序列式存儲器；f、復(fù)制該數(shù)據(jù)地址值所對應(yīng)的數(shù)據(jù)至該預(yù)取電路；g、繼續(xù)從該序列式存儲器復(fù)制該主控制器可能用到的數(shù)據(jù)至該預(yù)取電路中。
9.如權(quán)利要求8所述的序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)操作方法，其特征在于該預(yù)取電路還包括一緩沖存儲器，儲存由該序列式存儲器傳來的該數(shù)據(jù)。
10.如權(quán)利要求8所述的序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)操作方法，其特征在于若該數(shù)據(jù)地址值所對應(yīng)的數(shù)據(jù)不存在該預(yù)取電路中，則暫停將時鐘脈沖信號提供至該主控制器，并于該數(shù)據(jù)地址值的數(shù)據(jù)被存入至該緩沖存儲器中后繼續(xù)將時鐘脈沖信號提供至該主控制器。
11.如權(quán)利要求8所述的序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)操作方法，其特征在于該預(yù)取電路還包括一傳輸控制線，該傳輸控制線于該緩沖存儲器的空間使用完畢時暫停該序列式存儲器的數(shù)據(jù)傳輸，并于該緩沖存儲器有可用的空間時繼續(xù)該序列式存儲器的數(shù)據(jù)傳輸。
12.如權(quán)利要求8所述的序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)操作方法，其特征在于該序列式存儲器的讀取方式為輸入一起始地址后即循序輸出該數(shù)據(jù)。
13.如權(quán)利要求8所述的序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)操作方法，其特征在于該序列式存儲器輸出一個單位數(shù)據(jù)的時間小于該主控制器總線從輸出一地址到收到該地址所對應(yīng)的一個單位數(shù)據(jù)的時間。
全文摘要
一種序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)與其操作方法，此預(yù)取架構(gòu)內(nèi)含主控制器、主控制器總線、預(yù)取電路、序列式總線以及序列式存儲器。序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)在主控制器與存儲器之間使用序列式的界面，以減少界面接腳，進(jìn)而降低成本；并且于主控制器中內(nèi)建低成本的預(yù)取電路，以克服主控制器與序列式存儲器間頻寬較低的缺點(diǎn)。序列式數(shù)據(jù)系統(tǒng)的預(yù)取架構(gòu)操作方法，則利用時鐘脈沖控制機(jī)制決定提供時鐘脈沖信號給主控制器的時機(jī)，避免主控制器等待太久造成錯誤或當(dāng)機(jī)。
文檔編號G06F13/14GK1494001SQ0214616
公開日2004年5月5日 申請日期2002年10月30日 優(yōu)先權(quán)日2002年10月30日
發(fā)明者粘躍耀, 林永明, 粘 耀 申請人:聯(lián)陽半導(dǎo)體股份有限公司