專利名稱：具有共享工作存儲(chǔ)器的多處理器系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種通過多個(gè)處理器單元共同處理一個(gè)進(jìn)程的多處理器系統(tǒng)，其中，所述共同進(jìn)程的數(shù)據(jù)是在一個(gè)由參與該進(jìn)程的所有處理器單元進(jìn)行訪問的共享工作存儲(chǔ)器(英語SHARED MEMORY)內(nèi)被處理的。
背景技術(shù)：
在多處理器系統(tǒng)(英語MULTI PROCESSOR SYSTEM)中，多個(gè)處理器一起進(jìn)行合作。利用該方式可以提高系統(tǒng)的計(jì)算能力，因?yàn)橥ㄟ^共同地采用多個(gè)并行工作的處理器將會(huì)比利用同類型的單個(gè)處理器能實(shí)現(xiàn)更高的數(shù)據(jù)通過量。由數(shù)字計(jì)算機(jī)處理的大多數(shù)算法和進(jìn)程也可以并行地處理。因?yàn)橛蓵r(shí)鐘頻率和同時(shí)處理的比特?cái)?shù)所決定的處理器速度只有通過較高的經(jīng)濟(jì)費(fèi)用才能超過某個(gè)值，所以通過多個(gè)并行工作的慢處理器來處理進(jìn)程在經(jīng)濟(jì)上是比較有意義的。但是，因并行地采用多個(gè)處理器而實(shí)現(xiàn)的有些優(yōu)點(diǎn)是以某些缺點(diǎn)為代價(jià)的，譬如更低的系統(tǒng)可靠性或更大的編程費(fèi)用。這些缺點(diǎn)大多都是歸因于各個(gè)處理器的分級(jí)結(jié)構(gòu)。
多處理器系統(tǒng)通常是以如下兩種方式之一進(jìn)行耦合的，亦即松散耦合或緊密耦合。
在松散耦合多處理器系統(tǒng)中(英語LOSELY COUPLEDMULTIPROCESSORSYSTEMS)，每個(gè)處理器都具有自己所屬的工作存儲(chǔ)器、自己的輸入/輸出單元、以及獨(dú)立的操作系統(tǒng)。這些處理器通過本地網(wǎng)絡(luò)或群集網(wǎng)絡(luò)形式的共享連接進(jìn)行通信。譬如US5,036,459就講述過這種具有共享存儲(chǔ)器的多處理器系統(tǒng)。在這種系統(tǒng)中因耦合網(wǎng)絡(luò)的速度而限制了靈活性和效率。此外，在不傳輸大量數(shù)據(jù)量和信息量的情況下，多個(gè)處理器不能有效地處理同一任務(wù)。
在緊密耦合多處理器系統(tǒng)中(英語TIGHTLY COUPLEDMULTIPROCESSORSYSTEMS)，由少量的處理器訪問一個(gè)共享的大工作存儲(chǔ)器。這些處理器在空間上是緊挨地布置的，并且使用共同的存儲(chǔ)器總線、共同的輸入/輸出設(shè)備、以及共同的操作系統(tǒng)。所有的處理器和進(jìn)程可以共同地訪問所述共同的總存儲(chǔ)器、網(wǎng)絡(luò)接口、輸入/輸出設(shè)備、以及大容量存儲(chǔ)器。在這種系統(tǒng)中，每個(gè)處理器隨時(shí)可以被用于每個(gè)進(jìn)程。這種多處理器系統(tǒng)需要非?？斓拇鎯?chǔ)器總線和可靠的仲裁設(shè)備，以便通過對(duì)存儲(chǔ)器訪問進(jìn)行合適的仲裁來確保無存儲(chǔ)器單元長(zhǎng)期不被給予訪問權(quán)。
US5,067,071公開過一種多處理器系統(tǒng)，其中，處理器單元總是包括兩個(gè)處理器和一個(gè)用于臨時(shí)存儲(chǔ)本地經(jīng)常所需要的數(shù)據(jù)的高速緩沖存儲(chǔ)器，許多這種處理器單元通過共同的系統(tǒng)總線訪問一個(gè)共享的大工作存儲(chǔ)器。所述包含有數(shù)據(jù)總線、向量總線、地址總線和控制總線的系統(tǒng)總線由一個(gè)具有總線仲裁器的系統(tǒng)控制器來控制。
US 4,214,305講述過一種多處理器系統(tǒng)，其中，多個(gè)處理器分別被分配給一個(gè)工作存儲(chǔ)器，而且這些處理器分別可以通過總線仲裁器和共同的系統(tǒng)總線訪問一個(gè)共享工作存儲(chǔ)器。在此，由所述的總線仲裁器確保每個(gè)時(shí)刻總是只能有一個(gè)處理器訪問所述的共用系統(tǒng)總線。
US 4,414,624同樣也講述過這樣的一種系統(tǒng)，其中，給每個(gè)處理器分配一個(gè)用于共同進(jìn)程的任務(wù)管理器，并且由一種系統(tǒng)狀態(tài)控制計(jì)算機(jī)來控制所述的共同進(jìn)程。該系統(tǒng)狀態(tài)控制計(jì)算機(jī)象其它的處理器一樣由一個(gè)仲裁模塊進(jìn)行控制，以便經(jīng)系統(tǒng)總線來訪問所述的共享存儲(chǔ)器。
譬如在US 4,229,791中曾講述過一種總線仲裁器及其工作方式。
US 5,884,027曾講述過一種緊密耦合多處理器系統(tǒng)，它具有PCI總線和用于連接多個(gè)PCI總線段的PCI/PCI橋、亦即所謂的轉(zhuǎn)接設(shè)備。概念“橋”通常被用于如下單元，由它基于DLL信息在各個(gè)網(wǎng)元之間實(shí)現(xiàn)數(shù)據(jù)通信。DLL代表數(shù)據(jù)鏈路層，并對(duì)應(yīng)于OSI-7-層模型的第2層。該第2層被劃分成一個(gè)上子層“邏輯鏈路控制LLC”和一個(gè)下子層“媒質(zhì)訪問控制MAC”。
PCI/PCI橋把PCI總線系統(tǒng)劃分成一個(gè)朝向主處理器和主存儲(chǔ)器的、且被稱為主PCI總線的段和一個(gè)朝向PCI外圍單元的、且被稱為次PCI總線的段。
PCI是英語表達(dá)“Peripheral Component Interconnect(外圍部件互連)”的縮寫，而PCI總線是一種用于把外圍單元連接到個(gè)人計(jì)算機(jī)上的標(biāo)準(zhǔn)化本地總線。從技術(shù)的觀點(diǎn)來看，PCI總線不是總線，而是一種具有緩沖存儲(chǔ)器的、用于使“快速的”處理器側(cè)同“較慢的”外圍設(shè)備側(cè)去耦的橋接功能。因此，PCI總線可以使外圍單元及處理器實(shí)現(xiàn)與工作存儲(chǔ)器異步地工作。在此，外圍單元(英語PERIPHERALDEVICE或DEVICE)是表示計(jì)算機(jī)中除處理器和工作存儲(chǔ)器之外的任何部件，譬如磁盤運(yùn)行機(jī)構(gòu)、鍵盤單元、鼠標(biāo)、監(jiān)視器、打印機(jī)、掃描器、麥克風(fēng)、揚(yáng)聲器、攝像機(jī)、視頻卡、調(diào)制解調(diào)器或網(wǎng)卡等。
PCI總線或PCI系統(tǒng)包括三個(gè)主要的部件組具有PCI插接位置以用于耦合PCI外圍部件的導(dǎo)線系統(tǒng)；用于實(shí)現(xiàn)耦合部件“北橋”(North-Bridge)和“南橋”(South-Bridge)的主卡芯片組；以及用于對(duì)操作系統(tǒng)和PCI部件之間的合作進(jìn)行控制的PCI橋。PCI橋譬如可以是用于連接EISA總線的PCI/EISA橋、用于連接SCSI部件的PCI/SCSI橋、或用于擴(kuò)展PCI系統(tǒng)的PCI/PCI橋。
所述的北橋通常是一種集成電路，它經(jīng)過一個(gè)主總線把處理器單元及其系統(tǒng)存儲(chǔ)器連接到PCI總線上，以及選擇性地連接到圖形端口上(英語ACCELLERATED GRAPHIC PORT AGP)。所述的南橋通常是一種集成電路，用于控制IDE總線、通用串行總線USB、即插即用功能、PCI/EISA橋、鍵盤/鼠標(biāo)控制單元、能量管理器、以及許多其它的功能特征。
通過PCI/PCI橋擴(kuò)展PCI總線系統(tǒng)的優(yōu)選方案譬如在US6,189,063 B1中講述過。
在US 5,878,237中，尤其通過結(jié)合附圖4、4A、5、5A、5B以及第17～20欄中的有關(guān)說明講述了具有多個(gè)PCI/PCI橋的PCI總線系統(tǒng)中的PCI信息流控制器的作用方式。在那兒所講述的PCI信息流控制器由PCI-地址比較器、PCI目標(biāo)流量控制器和PCI仲裁器等單元組成，并被用來避免訪問沖突和用來控制所連接的所有部件的有序的PCI總線訪問。
US 5,826,865尤其通過參考附圖2和3并在第4和5欄中講述了一種緊密耦合的多處理器系統(tǒng)，其中，構(gòu)成處理器單元的許多處理器彼此相連，并且訪問一個(gè)可利用群集控制單元“群集附件”與其它處理器單元相連的主總線。所述的主總線通過特殊的PCI/主橋接系統(tǒng)與至多4個(gè)PCI總線段相連。在此，由一個(gè)橋控制單元和兩個(gè)擴(kuò)充單元負(fù)責(zé)特殊的南橋的功能。
上述松散耦合多處理器系統(tǒng)在如下方面是共同的，即對(duì)處理器的共享存儲(chǔ)器的訪問時(shí)間要長(zhǎng)于對(duì)其本地工作存儲(chǔ)器或高速緩沖存儲(chǔ)器的訪問時(shí)間。因此，如果在各個(gè)處理器單元和共享存儲(chǔ)器之間不需要太頻繁地傳輸大量的數(shù)據(jù)量，那么這種系統(tǒng)是比較適合的。而如果所耦合的處理器單元對(duì)共享存儲(chǔ)器具有較高的訪問頻度，也就是說存儲(chǔ)器單元需要在共享存儲(chǔ)器內(nèi)執(zhí)行許多單個(gè)的操作，則已知的松散耦合多處理器系統(tǒng)便不是非常適合的。

發(fā)明內(nèi)容
本發(fā)明的任務(wù)在于提供文章開頭所述類型的多處理器系統(tǒng)，它可以把處理器系統(tǒng)與對(duì)共用存儲(chǔ)器的較高訪問頻度結(jié)合起來，并且還可以考慮把處理器系統(tǒng)與所述共享存儲(chǔ)器的較大的數(shù)據(jù)傳輸需要量結(jié)合起來。
該任務(wù)由如下的多處理器系統(tǒng)來解決，即如此地優(yōu)先化至少一個(gè)處理器單元，使得在其本地所分配的工作存儲(chǔ)器內(nèi)實(shí)現(xiàn)所述的工作存儲(chǔ)器。在此，該被優(yōu)先化的處理器單元的本地存儲(chǔ)器被優(yōu)選地如此進(jìn)行配置，使得其余的處理器單元只能訪問該工作存儲(chǔ)器的一部分。根據(jù)本發(fā)明，所有參與的處理器系統(tǒng)通過一個(gè)外圍總線系統(tǒng)相連，以便使未被優(yōu)先化的處理器單元能夠訪問所述被優(yōu)先化的處理器單元的工作存儲(chǔ)器中的共享存儲(chǔ)器。
通過在一個(gè)處理器單元的工作存儲(chǔ)器內(nèi)實(shí)現(xiàn)共享存儲(chǔ)器，所述被優(yōu)先化的處理器單元可以利用較高的速度訪問該共享存儲(chǔ)器。因?yàn)樵摯鎯?chǔ)器單元訪問所述共享存儲(chǔ)器是通過處理器的存儲(chǔ)器總線、譬如時(shí)鐘頻率為133MHz的前側(cè)總線來實(shí)現(xiàn)的。因此對(duì)于較高的訪問頻度和數(shù)據(jù)量較低的訪問，所述的共享存儲(chǔ)器可以最佳地被連接到所述被優(yōu)先化的處理器單元上。
未被優(yōu)先化的處理器單元通過外圍總線系統(tǒng)訪問所述的共享存儲(chǔ)器，并由此針對(duì)數(shù)據(jù)量較大而又較稀少的存儲(chǔ)器訪問進(jìn)行了最優(yōu)化。
在本發(fā)明多處理器系統(tǒng)的一種非常有利的擴(kuò)展方案中，所述的處理器單元直接通過PCI總線系統(tǒng)彼此相連。這種PCI總線系統(tǒng)可以非常簡(jiǎn)單而又便宜地實(shí)現(xiàn)。具有最大為64比特總線寬度和最大為66MHz時(shí)鐘頻率的新型PCI總線也能足夠快地傳輸較大的數(shù)據(jù)量。此外，由標(biāo)準(zhǔn)化的大容量器件來負(fù)責(zé)總線系統(tǒng)的功能，譬如北橋、南橋、PCI插接位置、PCI/PCI橋等等。PCI總線系統(tǒng)非常容易配置，并且在啟動(dòng)操作系統(tǒng)時(shí)自動(dòng)地實(shí)現(xiàn)其初始化。上文所述的已知多處理器系統(tǒng)使用了一種僅用于連接外圍設(shè)備的PCI總線，或?qū)⑵渥鳛樘幚砥鲉卧鸵蕴W(wǎng)總線之間的中間連接總線單元，與之相反，這里的處理器單元是直接通過PCI總線系統(tǒng)連接的。
在本發(fā)明處理器系統(tǒng)的一種改進(jìn)方案中，未被優(yōu)先化的處理器單元優(yōu)選地通過PCI/PCI橋、所述被優(yōu)先化的處理器單元的主PCI總線、以及該被優(yōu)先化的處理器單元的PCI北橋來訪問所述的共享存儲(chǔ)器。由此，譬如每個(gè)PCI/PCI橋都可以被用作分別所連接的處理器單元的緩沖存儲(chǔ)器。必要時(shí)還可以由所述被優(yōu)先化的處理器單元配置所述的PCI/PCI橋，這在上述US 6,189,063 B1中講述過。通過把其余處理器單元連接到所述被優(yōu)先化的處理器單元的主PCI總線上，該被優(yōu)先化的處理器單元或其主PCI總線可以負(fù)責(zé)所述共享存儲(chǔ)器的訪問管理。
從本發(fā)明的意義上講，處理器單元既可以是單個(gè)的處理器，也可以是多個(gè)緊密耦合的、具有單個(gè)工作存儲(chǔ)器和單個(gè)操作系統(tǒng)的處理器裝置。在此，按應(yīng)用情況而最優(yōu)化的系統(tǒng)可以根據(jù)需要使用一個(gè)緊密耦合的多處理器裝置作為優(yōu)先化的處理器單元，或也可以根據(jù)需要將其作為一個(gè)或多個(gè)未被優(yōu)先化的處理器單元。
只要設(shè)立多個(gè)對(duì)共享存儲(chǔ)器具有較高訪問頻度的處理器單元對(duì)于共同處理一個(gè)進(jìn)程是有意義的，則也可以根據(jù)本發(fā)明的一種改進(jìn)方案把所述的共享存儲(chǔ)器分布到各個(gè)處理器單元的兩個(gè)或必要時(shí)的多個(gè)工作存儲(chǔ)器上。這可以通過如下的訪問可能性來實(shí)現(xiàn)，即參與一個(gè)進(jìn)程的所有處理器單元都通過PCI總線系統(tǒng)訪問至少兩個(gè)處理器單元的本地工作存儲(chǔ)器。為此，對(duì)于需要對(duì)其進(jìn)行共同訪問的工作存儲(chǔ)器，通往它們的橋(PCI/PCI橋或北橋)必須既被配置為“主設(shè)備”又被配置為“目標(biāo)”。如果以該方式分布地布置所述的共同工作存儲(chǔ)器，那么同樣的數(shù)據(jù)就不必同時(shí)存放在所述共用存儲(chǔ)器的多個(gè)位置處，以避免該共用存儲(chǔ)器的各部分的復(fù)雜同步。


下面參考附圖并借助實(shí)施例來詳細(xì)講述本發(fā)明。
附圖簡(jiǎn)要地示出了本發(fā)明多處理器系統(tǒng)的一種實(shí)施例的框圖。
具體實(shí)施例方式
附圖所示的多處理器系統(tǒng)具有通過PCI總線PCI進(jìn)行耦合的三個(gè)處理器單元CPU1、CPU2、CPUn。每個(gè)處理器單元CPU1、CPU2、CPUn都具有一個(gè)本地分配的高速緩沖存儲(chǔ)器SC1、SC2、SCn和一個(gè)本地分配的工作存儲(chǔ)器RAM1、RAM2、RAMn。每個(gè)處理器單元CPU1、CPU2、CPUn分別通過本地存儲(chǔ)器總線FSB1、FSB2、FSBn被連接到其工作存儲(chǔ)器RAM1、RAM2、RAMn、其高速緩沖存儲(chǔ)器SC1、SC2、SCn及其所屬的PCI北橋PCINB1、PCINB2、PCINBn上。這種本地存儲(chǔ)器總線譬如可以是時(shí)鐘頻率為133MHz的標(biāo)準(zhǔn)化前側(cè)總線。
所述的PCI北橋PCINB1、PCINB2、PCINBn分別與導(dǎo)線裝置和PCI插接位置一起，必要時(shí)還與未示出的南橋一起為所連接的處理器單元CPU1、CPU2、CPUn構(gòu)成了一個(gè)主PCI總線PCI1、PCI2、PCIn。
在附圖所示的實(shí)施例中，在工作存儲(chǔ)器RAM2內(nèi)設(shè)立了一種共享存儲(chǔ)區(qū)SM，所有處理器單元CPU1、CPU2、CPUn可以訪問該存儲(chǔ)區(qū)。據(jù)此，所述的處理器單元CPU2按照本發(fā)明是一種被優(yōu)先化的處理器單元。
所述被優(yōu)先化的處理器單元CPU2的主PCI總線PCI2通過第一PCI/PCI橋PCIB1被連接到第一處理器單元CPU1的主PCI總線PCI1上，以及通過另一PCI/PCI橋PCIBn被連接到另一處理器單元CPUn的主PCI總線上。
據(jù)此，所述各個(gè)處理器單元CPU1、CPU2、CPUn的主PCI總線PCI1、PCI2、PCIn與PCI橋PCIB1、PCIBn一起構(gòu)成了一個(gè)PCI總線系統(tǒng)PCI，其中，從所述被優(yōu)先化的處理器單元CPU2的角度來看，所述第一處理器單元CPU1和另一處理器單元CPUn的主PCI總線PCI1、PCIn均為次PCI總線段。
為了確保所述第一處理器單元CPU1和另一處理器單元CPUn對(duì)共享存儲(chǔ)器SM的讀訪問和寫訪問，在該所示的實(shí)施例中所述被優(yōu)先化的處理器單元CPU2的北橋PCINB2既被配置為“主設(shè)備”又被配置為“目標(biāo)”。由于沒有設(shè)立對(duì)所述第一處理器單元CPU1的工作存儲(chǔ)器RAM1進(jìn)行訪問或?qū)α硪惶幚砥鲉卧狢PUn的工作存儲(chǔ)器RAMn進(jìn)行訪問，所以把所述的PCI/PCI橋PCIB1和PCI/PCI橋PCIBn配置成“主設(shè)備”而不配置成“目標(biāo)”就已經(jīng)足夠了。
如果附圖所示的和上述的多處理器系統(tǒng)被設(shè)立用來共同處理一個(gè)進(jìn)程，并在共享存儲(chǔ)器SM內(nèi)管理其進(jìn)程數(shù)據(jù)，那么便由外部總線用戶CPU1和CPUn通過所述北橋PCINB2的PCI-目標(biāo)-功能性來實(shí)現(xiàn)對(duì)共享存儲(chǔ)器SM進(jìn)行存儲(chǔ)器訪問。由設(shè)于每個(gè)PCI總線內(nèi)的PCI總線仲裁器來負(fù)責(zé)所述共享存儲(chǔ)器SM的仲裁功能。此外，無需在物理上設(shè)立單獨(dú)的存儲(chǔ)器來作為共享存儲(chǔ)器。
如果在需處理的進(jìn)程內(nèi)所述被優(yōu)先化的處理器單元CPU2的任務(wù)是執(zhí)行許多比特操作、也即對(duì)小數(shù)據(jù)塊進(jìn)行存儲(chǔ)器訪問，那么該處理器單元CPU2對(duì)直接訪問其自身工作存儲(chǔ)器RAM2內(nèi)的共享存儲(chǔ)器是比較有利的。此外，所述被優(yōu)先化的處理器單元CPU2可以在該進(jìn)程內(nèi)最佳地利用其高速緩沖存儲(chǔ)器SC2，因?yàn)樵摳咚倬彌_存儲(chǔ)器SC2也具有經(jīng)存儲(chǔ)器總線FSB2到共享存儲(chǔ)器SM的優(yōu)先化連接。因此這種裝置可以最佳地用于具有較高存儲(chǔ)器訪問頻度的處理過程。
對(duì)于參與所述進(jìn)程的其余處理器單元CPU1、CPUn，為了以較大的數(shù)據(jù)量對(duì)共享存儲(chǔ)器SM進(jìn)行存儲(chǔ)器訪問而優(yōu)化上述的設(shè)計(jì)。通過利用具有較高傳輸容量的外圍總線系統(tǒng)-譬如PCI總線-把這些未被優(yōu)先化的處理器單元CUP1、CPUn連接到共享存儲(chǔ)器SM上，可以在單個(gè)訪問較少的情況下實(shí)現(xiàn)大數(shù)據(jù)量的傳輸。
權(quán)利要求
1.通過至少兩個(gè)處理器單元(CPU1、CPU2、CPUn)共同處理一個(gè)進(jìn)程的多處理器系統(tǒng)，其中，所述共同進(jìn)程的數(shù)據(jù)是在一個(gè)由參與該進(jìn)程的所有處理器單元(CPU1、CPU2、CPUn)進(jìn)行訪問的共享工作存儲(chǔ)器(SM)內(nèi)被處理的，其中，每個(gè)存儲(chǔ)器單元都具有一個(gè)本地工作存儲(chǔ)器(RAM1，RAM2，RAMn)，所述的處理器單元通過公共的總線系統(tǒng)訪問所述的共享工作存儲(chǔ)器(SM)，其特征在于所述的共享工作存儲(chǔ)器(SM)由一個(gè)被優(yōu)先化的處理器單元(CPU2)的本地工作存儲(chǔ)器(RAM2)構(gòu)成；而且所有的處理器單元(CPU1、CPU2、CPUn)通過一個(gè)外圍總線系統(tǒng)(PCI)相連，以便使未被優(yōu)先化的處理器單元(CPU1、CPU2、CPUn)能夠訪問所述被優(yōu)先化的處理器單元(CPU2)的工作存儲(chǔ)器(RAM2)中的共享存儲(chǔ)器(SM)。
2.如權(quán)利要求1所述的多處理器系統(tǒng)，其特征在于所述的外圍總線系統(tǒng)(PCI)是一種PCI總線系統(tǒng)。
3.如權(quán)利要求2所述的多處理器系統(tǒng)，其特征在于未被優(yōu)先化的處理器單元(CPU1)可以通過PCI橋(PCIB1)、所述被優(yōu)先化的處理器單元(CPU2)的主PCI總線(PCI2)、以及該被優(yōu)先化的處理器單元(CPU2)的PCI北橋(PCINB2)來訪問所述的共享存儲(chǔ)器(SM)。
4.如上述權(quán)利要求之一所述的多處理器系統(tǒng)，其特征在于至少一個(gè)處理器單元(CPU1、CPU2、CPUn)由多個(gè)緊密耦合的處理器來實(shí)現(xiàn)。
5.如上述權(quán)利要求之一所述的多處理器系統(tǒng)，其特征在于參與進(jìn)程的所有處理器單元(CPU1、CPU2、CPUn)可以通過所述的外圍總線系統(tǒng)(PCI)訪問至少兩個(gè)處理器單元(CPU2、CPUn)的本地工作存儲(chǔ)器(RAM2、RAMn)。
全文摘要
具有多個(gè)處理器單元(CPU1、CPU2、CPUn)的多處理器系統(tǒng)，用于在一個(gè)共享的工作存儲(chǔ)器(SM)內(nèi)處理共同進(jìn)程的數(shù)據(jù)。每個(gè)存儲(chǔ)器單元都具有一個(gè)本地工作存儲(chǔ)器(RAM1，RAM2，RAMn)。所述的處理器單元通過外圍總線系統(tǒng)、優(yōu)選地通過PCI總線系統(tǒng)(PCI)來訪問由一個(gè)被優(yōu)先化的處理器單元(CPU2)的本地工作存儲(chǔ)器(RAM2)所實(shí)現(xiàn)的共享存儲(chǔ)器(SM)。
文檔編號(hào)G06F15/16GK1391178SQ0212302
公開日2003年1月15日 申請(qǐng)日期2002年6月12日 優(yōu)先權(quán)日2001年6月12日
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