專(zhuān)利名稱(chēng)：測(cè)試模式控制器及其具有自我測(cè)試的電子裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有自我測(cè)試的電子裝置，且特別是有關(guān)于自我測(cè)試的電子裝置的測(cè)試模式控制器。
背景技術(shù)：
目前市面上的所廣泛應(yīng)用的電子電路都以集成電路的方式實(shí)施于單一芯片上。在生產(chǎn)芯片時(shí)，除了考慮功效外，還會(huì)考慮芯片的使用面積與依據(jù)接腳數(shù)目所需要的封裝成本。據(jù)此，多數(shù)的制造商在生產(chǎn)芯片時(shí)，也會(huì)致力于減少芯片的使用面積和接腳數(shù)目。以下以傳統(tǒng)單節(jié)鋰電池保護(hù)電路為例，說(shuō)明傳統(tǒng)芯片需要額外的測(cè)試接腳，以縮短傳統(tǒng)芯片的測(cè)試時(shí)間。請(qǐng)參照?qǐng)D1，圖1是傳統(tǒng)單節(jié)鋰電池保護(hù)電路的電路圖。傳統(tǒng)單節(jié)鋰電池保護(hù)電路1包括單節(jié)鋰電池10、單節(jié)鋰電池保護(hù)芯片11、功率晶體管電路12、電阻 RU R2及電容Cl。另外，單節(jié)鋰電池保護(hù)芯片11具有功率晶體管控制接腳0C、0D、電源信號(hào)接腳VCC、接地接腳GND、測(cè)試接腳TD與電源指示電壓接腳CS，且功率晶體管電路12具有多個(gè)功率晶體管M1、M2與二極管D1、D2。傳統(tǒng)單節(jié)鋰電池保護(hù)電路1的各元件的連接方式如圖1所示，故不在此多贅述。單節(jié)鋰電池保護(hù)芯片11通過(guò)功率晶體管控制接腳OC與OD所輸出的控制信號(hào)控制功率晶體管電路12的功率晶體管Ml與M2的操作，以由此達(dá)到過(guò)充電、過(guò)放電及過(guò)電流保護(hù)。需要注意的是，單節(jié)鋰電池保護(hù)芯片11的測(cè)試接腳TD僅使用于測(cè)試模式。當(dāng)單節(jié)鋰電池保護(hù)芯片11需要操作于測(cè)試模式時(shí)，測(cè)試接腳TD會(huì)被施以外加電壓，以縮短測(cè)試時(shí)間。然而，當(dāng)單節(jié)鋰電池保護(hù)芯片11操作于一般模式時(shí)，測(cè)試接腳TD會(huì)被空接。綜上所述，傳統(tǒng)單節(jié)鋰電池保護(hù)芯片11會(huì)因?yàn)轭~外的測(cè)試接腳TD，而可能有浪費(fèi)芯片面積與增加封裝成本的問(wèn)題。同樣地，傳統(tǒng)芯片亦可能需要額外的測(cè)試接腳，而可能有同樣的問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問(wèn)題在于，針對(duì)現(xiàn)有技術(shù)的不足，提供一種測(cè)試模式控制器及其具有自我測(cè)試的電子裝置。本發(fā)明通過(guò)如下技術(shù)方案解決上述技術(shù)問(wèn)題本發(fā)明提供一種測(cè)試模式控制器。測(cè)試模式控制器包括致能信號(hào)產(chǎn)生器、控制信號(hào)產(chǎn)生器以及鎖存器。致能信號(hào)產(chǎn)生器接收來(lái)自于鎖存器的第二控制信號(hào)，而其所產(chǎn)生的第一致能信號(hào)與第二致能信號(hào)分別傳送至鎖存器與控制信號(hào)產(chǎn)生器?？刂菩盘?hào)產(chǎn)生器產(chǎn)生第一控制信號(hào)，并將第一控制信號(hào)傳送至鎖存器。鎖存器接收來(lái)自于控制信號(hào)產(chǎn)生器的第一控制信號(hào)，并傳送第二控制信號(hào)至致能信號(hào)產(chǎn)生器。另外，致能信號(hào)產(chǎn)生器接收電源信號(hào)與第二控制信號(hào)，并產(chǎn)生第一致能信號(hào)與第二致能信號(hào)?？刂菩盘?hào)產(chǎn)生器接收電源指示電壓與參考電壓，于第一致能信號(hào)致能時(shí)，依據(jù)該電源指示電壓與參考電壓產(chǎn)生第一控制信號(hào)。鎖存器受控于第二致能信號(hào)，并于第二致能信號(hào)致能時(shí)，依據(jù)第一控制信號(hào)輸出第二控制信號(hào)，其中第二控制信號(hào)用以控制芯片操作于測(cè)試模式或一般模式。換句話說(shuō)，一種測(cè)試模式控制器，該測(cè)試模式控制器包括致能信號(hào)產(chǎn)生器，接收電源信號(hào)與第二控制信號(hào)，并產(chǎn)生第一致能信號(hào)與第二致能信號(hào)；控制信號(hào)產(chǎn)生器，接收電源指示電壓與參考電壓，于該第一致能信號(hào)致能時(shí)，依據(jù)該電源指示電壓與該參考電壓產(chǎn)生第一控制信號(hào)；以及鎖存器，受控于該第二致能信號(hào)，并于該第二致能信號(hào)致能時(shí)，依據(jù)該第一控制信號(hào)輸出該第二控制信號(hào)，其中該第二控制信號(hào)用以控制芯片操作于測(cè)試模式或一般模式。本發(fā)明實(shí)施例還提供一種具有自我測(cè)試的電子裝置，其包括芯片與上述的測(cè)試模式控制器。換句話說(shuō)，一種具有自我測(cè)試的電子裝置，包括芯片，接收第二控制信號(hào)，以決定操作于測(cè)試模式或一般模式中；以及測(cè)試模式控制器，包括致能信號(hào)產(chǎn)生器，接收電源信號(hào)與第二致能信號(hào)，并產(chǎn)生第一致能信號(hào)與該第二致能信號(hào)；控制信號(hào)產(chǎn)生器，接收電源指示電壓與參考電壓，于該第一致能信號(hào)致能時(shí)，依據(jù)該電源指示電壓與該參考電壓產(chǎn)生第一控制信號(hào)；以及鎖存器，受控于該第二致能信號(hào)，并于該第二致能信號(hào)致能時(shí)，依據(jù)該第一控制信號(hào)輸出第二控制信號(hào)。綜上所述，本發(fā)明實(shí)施例所提供的測(cè)試模式控制器及具有自我測(cè)試的電子裝置不需要保留傳統(tǒng)芯片所使用的一個(gè)測(cè)試接腳，而仍具有傳統(tǒng)芯片的測(cè)試接腳所能達(dá)到的縮短測(cè)試時(shí)間的效果。據(jù)此，相較于傳統(tǒng)芯片，本發(fā)明實(shí)施例的具有自我測(cè)試的電子裝置的芯片面積較小，且其封裝成本也較低。為使能更進(jìn)一步了解本發(fā)明的特征及技術(shù)內(nèi)容，請(qǐng)參閱以下有關(guān)本發(fā)明的詳細(xì)說(shuō)明與附圖，但是此等說(shuō)明與附圖僅用來(lái)說(shuō)明本發(fā)明，而非對(duì)本發(fā)明的權(quán)利范圍作任何的限制。


圖1為傳統(tǒng)單節(jié)鋰電池保護(hù)電路的電路圖；圖2為本發(fā)明實(shí)施例提供的一種測(cè)試模式控制器的電路圖；圖3為圖2的測(cè)試模式控制器所產(chǎn)生的多個(gè)信號(hào)的波形圖；圖4為本發(fā)明實(shí)施例提供的一種測(cè)試模式控制器的電路圖；圖5為圖4的測(cè)試模式控制器所產(chǎn)生的多個(gè)信號(hào)的波形圖；圖6為圖2的測(cè)試模式控制器所產(chǎn)生的多個(gè)信號(hào)的另一種波形圖；圖7為本發(fā)明實(shí)施例提供的一種測(cè)試模式控制器的電路圖；圖8為圖7的測(cè)試模式控制器所產(chǎn)生的多個(gè)信號(hào)的波形圖；圖9為本發(fā)明實(shí)施例提供的一種具有自我測(cè)試的電子裝置的電路圖。主要元件附圖標(biāo)記說(shuō)明1 傳統(tǒng)單節(jié)鋰電池保護(hù)電路
10:單節(jié)鋰電池11 單節(jié)鋰電池保護(hù)芯片12:功率晶體管電路Cl 電容R1、R2:電阻M1、M2:功率晶體管D1、D2:二極管0C、OD 功率晶體管控制接腳VCC:電源信號(hào)接腳GND 接地接腳CS:電源指示電壓接腳TD 測(cè)試接腳2、4、7 測(cè)試模式控制器21,41 控制信號(hào)產(chǎn)生器22、42、72 致能信號(hào)產(chǎn)生器23、43 鎖存器411:比較器421 起始信號(hào)產(chǎn)生器422:緩沖器423:反向器424:邏輯與門(mén)425:時(shí)間控制電路426 邏輯或門(mén)427 延遲單元9 具有自我測(cè)試的電子裝置90 測(cè)試模式控制器91 芯片
具體實(shí)施例方式測(cè)試模式控制器的實(shí)施例請(qǐng)參照?qǐng)D2，圖2是本發(fā)明實(shí)施例提供的一種測(cè)試模式控制器的電路圖。測(cè)試模式控制器2包括致能信號(hào)產(chǎn)生器22、控制信號(hào)產(chǎn)生器21以及鎖存器23?？刂菩盘?hào)產(chǎn)生器21 電性耦接于致能信號(hào)產(chǎn)生器22與鎖存器23，且鎖存器23電性耦接于致能信號(hào)產(chǎn)生器22。致能信號(hào)產(chǎn)生器22接收來(lái)自于鎖存器23的第二控制信號(hào)Ds_c與電源信號(hào)VDD， 并產(chǎn)生的第一致能信號(hào)En_cmp與第二致能信號(hào)En_Latch，其中第一致能信號(hào)En_cmp與第二致能信號(hào)En_latCh分別被傳送至鎖存器23與控制信號(hào)產(chǎn)生器21。第一致能信號(hào)En_cmp 致能與禁能的時(shí)間將于圖3或圖6說(shuō)明，同樣地，第二致能信號(hào)En_latCh致能與禁能的時(shí)間也將于圖3或圖6說(shuō)明?？刂菩盘?hào)產(chǎn)生器21接收電源指示電壓CSI與參考電壓Vref，并于第一致能信號(hào)En_cmp致能(例如為高電壓電平3. 9V)時(shí)，依據(jù)電源指示電壓CSI與參考電壓Vref產(chǎn)生第一控制信號(hào)Latchjn?？刂菩盘?hào)產(chǎn)生器21于第一致能信號(hào)En_cmp禁能(例如為低電壓電平0V)時(shí)，輸出第一電平(例如為低電壓電平0V)的第一控制信號(hào)。更詳細(xì)地說(shuō)，當(dāng)?shù)谝恢履苄盘?hào)En_cmp致能，參考電壓Vref為任一正電壓，且電源指示電壓CSI被外接至一個(gè)負(fù)電壓電平(例如為-1.5V)時(shí)，控制信號(hào)產(chǎn)生器21會(huì)產(chǎn)生第二電平的第一控制信號(hào)En_cmp。 控制信號(hào)產(chǎn)生器21所產(chǎn)生的第一控制信號(hào)LatchJn會(huì)被傳送至鎖存器23。鎖存器23接收來(lái)自于控制信號(hào)產(chǎn)生器21的第一控制信號(hào)LatchJn并傳送第二控制信號(hào)Ds_c至致能信號(hào)產(chǎn)生器22。鎖存器23受控于第二致能信號(hào)En_latCh，并于第二致能信號(hào)En_latCh致能時(shí)，依據(jù)第一控制信號(hào)LatchJn輸出第二控制信號(hào)Ds_c。鎖存器 23可以是一個(gè)D型鎖存器(D_latch)，但鎖存器23的類(lèi)型并非用以限定本發(fā)明。當(dāng)?shù)诙履苄盘?hào)En_latCh致能，且第一控制信號(hào)LatchJn為第一電平時(shí)，第二控制信號(hào)Ds_c為第一電平。當(dāng)?shù)诙履苄盘?hào)En_latCh致能，且第一控制信號(hào)LatchJn*第二電平時(shí)，第二控制信號(hào)Ds_c為第二電平。當(dāng)?shù)诙履苄盘?hào)En_latCh禁能時(shí)，則第二控制信號(hào)Ds_c維持先前的電壓電平。測(cè)試模式控制器2通過(guò)第二控制信號(hào)Ds_c控制與其連接的芯片操作于測(cè)試模式或一般模式，其中芯片可能為具有自我測(cè)試的芯片。在另一個(gè)實(shí)施例中，芯片與測(cè)試模式控制器2可能會(huì)被一起封裝，換言之，芯片可以包括測(cè)試模式控制器2。請(qǐng)同時(shí)參照?qǐng)D2與圖3，圖3是圖2的測(cè)試模式控制器所產(chǎn)生的多個(gè)信號(hào)的波形圖。當(dāng)整個(gè)芯片的電路剛上電(電源信號(hào)VDD由第一電平變至第二電平)時(shí)，因?yàn)樾酒械拇蟛糠止δ芏继幱谂瘷C(jī)的狀態(tài)，因此致能信號(hào)產(chǎn)生器22會(huì)先持續(xù)地致能第一致能信號(hào)En_ cmp與第二致能信號(hào)En_latch —段起始時(shí)間T_START_UP。在起始時(shí)間T_START_UP中，電源指示電壓CSI會(huì)被接至負(fù)電壓電平，因此，控制信號(hào)產(chǎn)生器21會(huì)產(chǎn)生第二電平的第一控制信號(hào)Latchjn。當(dāng)起始時(shí)間T_START_UP結(jié)束后， 致能信號(hào)產(chǎn)生器22會(huì)將第一致能信號(hào)En_cmp致能的時(shí)間再延遲一段延遲時(shí)間T_DELAY。 換言之，致能信號(hào)產(chǎn)生器22于電源信號(hào)VDD由第一電平變至第二電平時(shí)，持續(xù)地致能第一致能信號(hào)En_cmp —段起始時(shí)間T_START_UP與一段延遲時(shí)間T_DELAY。通過(guò)將第一致能信號(hào)En_cmp致能的時(shí)間再延遲一段延遲時(shí)間T_DELAY，可以確保第二致能信號(hào)En_LatCh致能時(shí)，能夠讓鎖存器23可以取得穩(wěn)定的第一控制信號(hào)Latch Jn。 在起始時(shí)間T_START_UP與延遲時(shí)間T_DELAY中，控制信號(hào)產(chǎn)生器21可以據(jù)此產(chǎn)生第二電平的第一控制信號(hào)LatchJn。在起始時(shí)間T_START_UP中，第二致能信號(hào)EruLatch為致能且第一控制信號(hào) LatchJn為第二電平，因此鎖存器23會(huì)輸出第二電平的第二控制信號(hào)Ds_c。接著，在起始時(shí)間T_START_UP結(jié)束后，且在測(cè)試時(shí)間T_TEST到達(dá)前，第二致能信號(hào)EruLatch維持禁能， 因此，鎖存器23會(huì)維持輸出第二電平的第二控制信號(hào)Ds_c。在起始時(shí)間T_START_UP中，致能信號(hào)產(chǎn)生器22的計(jì)時(shí)功能會(huì)被禁能。然而，在起始時(shí)間T_START_UP結(jié)束后，第二致能信號(hào)En_LatCh會(huì)被禁能。此時(shí)，第二控制信號(hào)Ds_c 為第二電平，亦即芯片已經(jīng)完成暖機(jī)且開(kāi)始操作于測(cè)試模式，因此致能信號(hào)產(chǎn)生器22的計(jì)時(shí)功能會(huì)被致能。當(dāng)致能信號(hào)產(chǎn)生器22計(jì)時(shí)至測(cè)試時(shí)間T_TEST到達(dá)后，致能信號(hào)產(chǎn)生器22會(huì)致能第二致能信號(hào)En_LatCh —段短暫的脈沖時(shí)間T_PULSE。換言之，致能信號(hào)產(chǎn)生器22于電源信號(hào)VDD由第一電平變至第二電平時(shí)，持續(xù)地致能第二致能信號(hào)En_LatCh —段起始時(shí)間 T_START_UP,并且在測(cè)試時(shí)間T_TEST結(jié)束后，短暫地第二致能信號(hào)EruLatch —段脈沖時(shí)間 T_PULSE。在延遲時(shí)間T_DELAY結(jié)束后，第一致能信號(hào)En_cmp為禁能，因此控制信號(hào)產(chǎn)生器 21僅會(huì)輸出第一電平的第一控制信號(hào)LatCh_In。在測(cè)試時(shí)間T_TEST結(jié)束后，且在脈沖時(shí)間T_PULSE中，第二致能信號(hào)En_LatCh短暫地被致能且第一控制信號(hào)LatchJn為第一電平，如此，鎖存器23將輸出第一電平的第二控制信號(hào)Ds_c。第一電平的第二控制信號(hào)Ds_c 將使得芯片的操作自測(cè)試模式回到一般模式。當(dāng)有噪聲等因素使芯片誤進(jìn)入測(cè)試模式后，測(cè)試模式控制器2會(huì)在測(cè)試時(shí)間T_ TEST到達(dá)后，使得芯片回到一般模式的操作。據(jù)此，測(cè)試模式控制器2不但不需要額外的測(cè)試接腳，更可以防此芯片因噪聲因素而長(zhǎng)期地操作于測(cè)試模式。另外，需要說(shuō)明的是，雖然此實(shí)施例以第一電平為OV且第二電平為3. 9V來(lái)進(jìn)行說(shuō)明，但第一電平與第二電平的電壓電平并非用以限定本發(fā)明。同樣地，雖然此實(shí)施例以各信號(hào)致能的電壓電平為3. 9V且各信號(hào)禁能的電壓電平為OV來(lái)進(jìn)行說(shuō)明，但各信號(hào)致能與禁能的電壓電平并非用以限定本發(fā)明。測(cè)試模式控制器的另一實(shí)施例接著，請(qǐng)參照?qǐng)D4，圖4為本發(fā)明實(shí)施例提供的一種測(cè)試模式控制器4的電路圖。 測(cè)試模式產(chǎn)生器4同樣包括控制信號(hào)產(chǎn)生器41、致能信號(hào)產(chǎn)生器42與鎖存器43?？刂菩盘?hào)產(chǎn)生器41包括比較器411，而致能信號(hào)產(chǎn)生器42包括起始信號(hào)產(chǎn)生器421、緩沖器422、 反向器423、延遲單元427、邏輯與門(mén)(AND gate)424、時(shí)間控制電路425及邏輯或門(mén)(OR gate)4260起始信號(hào)產(chǎn)生器421電性耦接于緩沖器422，緩沖器422電性耦接于邏輯與門(mén) 424與反向器423，反向器423電性耦接于邏輯或門(mén)似6與延遲單元427，延遲單元電性427 耦接于比較器411，邏輯與門(mén)424電性耦接于鎖存器43與時(shí)間控制電路425，且邏輯或門(mén) 426電性耦接于時(shí)間控制電路425與鎖存器43。比較器411受控于第一致能信號(hào)En_cmp，且比較器411的負(fù)輸入端與正輸入端分別接收電源指示電壓CSI與參考電壓。Vref當(dāng)?shù)谝恢履苄盘?hào)En_cmp致能且參考電壓Vref 大于電源指示電壓CSI時(shí)，比較器411產(chǎn)生第二電平的第一控制信號(hào)Latchjn，以及當(dāng)?shù)谝恢履苄盘?hào)En_cmp禁能時(shí)，比較器411輸出第一電平的第一控制信號(hào)Latchjn。請(qǐng)同時(shí)參照?qǐng)D4與圖5，圖5為圖4的測(cè)試模式控制器所產(chǎn)生的多個(gè)信號(hào)的波形圖。當(dāng)整個(gè)芯片的電路剛上電(電源信號(hào)VDD由第一電平變至第二電平)時(shí)，因?yàn)樾酒械拇蟛糠止δ芏继幱谂瘷C(jī)的狀態(tài)，因此起始信號(hào)產(chǎn)生器42于電源信號(hào)VDD由第一電平變至第二電平時(shí)，會(huì)產(chǎn)生預(yù)先起始信號(hào)Mart_pre，其中預(yù)先起始信號(hào)Mart_pre在起始時(shí)間T_ START_UP內(nèi)由第一電平逐漸上升至第二電平。緩沖器422用以緩沖預(yù)先起始信號(hào)Mart_pre，并輸出起始信號(hào)Mart，其中起始信號(hào)Mart在起始時(shí)間T_START_UP內(nèi)為第一電平，且在起始時(shí)間T_START_UP結(jié)束后為第二電平。反向器423接收起始信號(hào)Mart，并輸出反向起始信號(hào)Mart_b，其中反向起始信號(hào)Mart_b為起始信號(hào)Mart的反向信號(hào)。延遲單元427接收反向起始信號(hào)Mart_b，當(dāng)反向起始信號(hào)乂3汁_13未由第二電平變至第一電平時(shí)，輸出反向起始信號(hào)乂3汁3以作為該第一控制信號(hào)LatchJn，而當(dāng)反向起始信號(hào)Mart_b由第二電平變至該第一電平時(shí)，延遲反向起始信號(hào)Mart_b —段延遲時(shí)間T_DELAY，并輸出為第一致能信號(hào)En_cmp。換言之，第一致能信號(hào)En_cmp會(huì)在起始時(shí)間 T_START_UP與延遲時(shí)間T_DELAY中持續(xù)地被致能。在起始時(shí)間T_START_UP與延遲時(shí)間T_ DELAY中，比較器411可以據(jù)此產(chǎn)生第二電平的第一控制信號(hào)Latchjn。
在起始時(shí)間T_START_UP與延遲時(shí)間T_DELAY中，電源指示電壓CSI會(huì)被接至負(fù)電壓電平。此時(shí)因?yàn)榈谝恢履苄盘?hào)En_cmp致能，因此控制信號(hào)產(chǎn)生器21會(huì)產(chǎn)生第二電平的第一控制信號(hào)LatchJn。邏輯或門(mén)4 對(duì)計(jì)時(shí)輸出信號(hào)TC_out與反向起始信號(hào)Mart_b進(jìn)行邏輯或 (logic OR)運(yùn)算，以產(chǎn)生第二致能信號(hào)En_latCh。因?yàn)榉聪蚱鹗夹盘?hào)Mart_b于起始時(shí)間中為第二電平，因此第二致能信號(hào)En_latCh會(huì)于起始時(shí)間中持續(xù)地被致能。如此，鎖存器 43將于起始時(shí)間T_START_UP中輸出第二電平的第二控制信號(hào)Ds_c。邏輯與門(mén)4M對(duì)起始信號(hào)Mart與第二控制信號(hào)Ds_c作邏輯和(logic AND)運(yùn)算，以產(chǎn)生時(shí)間控制致能信號(hào)En_TC。在起始時(shí)間T_START_UP結(jié)束后，起始信號(hào)Mart為第二電平且第二控制信號(hào)Ds_c亦為第二電平，邏輯與門(mén)似4會(huì)輸出致能的時(shí)間控制致能信號(hào) En_TC。時(shí)間控制電路425于時(shí)間控制致能信號(hào)En_TC致能時(shí)，計(jì)時(shí)一段測(cè)試時(shí)間T_TEST， 并于測(cè)試時(shí)間T_TEST結(jié)束后，輸出計(jì)時(shí)輸出信號(hào)TC_out，其中計(jì)時(shí)輸出信號(hào)TC_out于測(cè)試時(shí)間T_TEST結(jié)束后短暫地被致能一段脈沖時(shí)間T_PULSE。據(jù)此，在起始時(shí)間T_START_UP 結(jié)束后，時(shí)間控制電路425被致能，并在計(jì)時(shí)測(cè)試時(shí)間T_TEST到達(dá)后，短暫地致能計(jì)時(shí)輸出信號(hào)TC_out —段脈沖時(shí)間T_PULSE。在延遲時(shí)間T_DELAY結(jié)束后，第一致能信號(hào)En_cmp為禁能，因此比較器411僅會(huì)輸出第一電平的第一控制信號(hào)Latchjn。在測(cè)試時(shí)間T_TEST結(jié)束后，且在脈沖時(shí)間T_ PULSE中，第二致能信號(hào)En_LatCh短暫地被致能且第一控制信號(hào)LatchJn為第一電平，如此，鎖存器23將輸出第一電平的第二控制信號(hào)Ds_c。第一電平的第二控制信號(hào)Ds_c將使得芯片的操作自測(cè)試模式回到一般模式。測(cè)試模式控制器4具有與圖2的測(cè)試模式控制器2相同的功效，可以避免因噪聲因素使得芯片長(zhǎng)期地操作于測(cè)試模式，更能夠省去額外的測(cè)試接腳。測(cè)試模式控制器的另一實(shí)施例再次同時(shí)參照?qǐng)D2與圖6，圖6為圖2的測(cè)試模式控制器所產(chǎn)生的多個(gè)信號(hào)的另一種波形圖。在圖3中，致能信號(hào)產(chǎn)生器22為了確?？刂菩盘?hào)產(chǎn)生器21的操作速度不會(huì)跟不上電源信號(hào)VDD的變化速度，因此才會(huì)有一段所謂的起始時(shí)間T_START_UP。一般而言，電源信號(hào)VDD由第一電平變至第二電平并非瞬間上升。如圖6所示，電源信號(hào)VDD是在上升時(shí)間T_RISE中由第一電平逐漸上升至第二電平。圖6的波形圖與圖3的波形圖近似，其差異僅在于圖6波形圖的內(nèi)容欠缺了起始時(shí)間T_START_UP，而改采用電源信號(hào)VDD的上升時(shí)間T_RISE來(lái)取代。此領(lǐng)域具有通常知識(shí)者僅要將電源信號(hào)VDD的上升時(shí)間T_RISE取代起始時(shí)間T_START_UP，便可以參照?qǐng)D3的說(shuō)明來(lái)了解圖6的各波形之間的關(guān)系，故在此便不多贅述。然而，需要說(shuō)明的是，在圖6的實(shí)施例中，控制信號(hào)產(chǎn)生器21的操作速度必須跟得上電源信號(hào)VDD的變化速度。
測(cè)試模式控制器的另一實(shí)施例請(qǐng)同時(shí)參照?qǐng)D7與圖8，圖7為本發(fā)明實(shí)施例提供的一種測(cè)試模式控制器7的電路圖，而圖8是圖7的測(cè)試模式控制器所產(chǎn)生的多個(gè)信號(hào)的波形圖。圖7與圖4的差異在于， 圖7的致能信號(hào)產(chǎn)生器72缺少了圖4的起始信號(hào)產(chǎn)生器421。另外，圖8與圖5的差異在于，圖8缺少一段起時(shí)間T_START_UP與預(yù)先起始信號(hào)Mart_pre。圖5與圖6的實(shí)施例是為了確保比較器411的操作速度不會(huì)跟不上電源信號(hào)VDD 的變化速度，因此才會(huì)有一段所謂的起始時(shí)間T_START_UP與額外地產(chǎn)生預(yù)先起始信號(hào) Mart_pre。在比較器411的操作速度跟得上電源信號(hào)VDD的變化速度的情況下，可以使用圖7與圖8的實(shí)施例來(lái)實(shí)施測(cè)試模式控制器。于圖7與圖8中，此領(lǐng)域具有通常知識(shí)者僅要將電源信號(hào)VDD的上升時(shí)間T_RISE 取代起始時(shí)間T_START_UP，且將電源信號(hào)VDD取代預(yù)先起始信號(hào)Mart_pre，便可以參照?qǐng)D 5的說(shuō)明來(lái)了解圖8的各波形之間的關(guān)系，故在此便不多贅述。具有自我測(cè)試的電子裝置的實(shí)施例請(qǐng)參照?qǐng)D9，圖9為本發(fā)明實(shí)施例提供的一種具有自我測(cè)試的電子裝置9的電路圖。電子裝置9包括芯片91與測(cè)試模式控制器90。芯片91接收來(lái)自測(cè)試模式控制器90 的第二控制信號(hào)Ds_c以產(chǎn)生輸出信號(hào)0UT_SIG，且芯片91亦耦接至電源信號(hào)VDD、電源指示電壓CSI及接地GND。雖然圖9的芯片91的僅輸出一個(gè)輸出信號(hào)0UT_SIG，但芯片91并不限定于此，亦即，芯片91更可以輸出一個(gè)以上的輸出信號(hào)。測(cè)試模式控制器90耦接至電源信號(hào)VDD、電源指示電壓CSI及參考電壓Vref，并輸出第二控制信號(hào)Ds_c，其中第二控制信號(hào)Ds_c用以控制芯片91操作于測(cè)試模式或一般模式。此外，測(cè)試模式控制器90可以是前述的測(cè)試模式控制器2、4、7的其中之一。實(shí)施例的可能功效根據(jù)本發(fā)明實(shí)施例，上述的測(cè)試模式控制器及具有自我測(cè)試的電子裝置其產(chǎn)生的第二控制信號(hào)可以控制芯片操作于測(cè)試模式或一般模式，而不需要保留一個(gè)傳統(tǒng)芯片所使用的測(cè)試接腳，而仍具有傳統(tǒng)芯片的測(cè)試接腳所能達(dá)到的縮短測(cè)試時(shí)間的效果。如此可以節(jié)省芯片面積與封裝成本。以上所述僅為本發(fā)明的實(shí)施例，其并非用以局限本發(fā)明的權(quán)利要求保護(hù)范圍。
權(quán)利要求
1.一種測(cè)試模式控制器，其特征在于，該測(cè)試模式控制器包括致能信號(hào)產(chǎn)生器，接收電源信號(hào)與第二控制信號(hào)，并產(chǎn)生第一致能信號(hào)與第二致能信號(hào)；控制信號(hào)產(chǎn)生器，接收電源指示電壓與參考電壓，于該第一致能信號(hào)致能時(shí)，依據(jù)該電源指示電壓與該參考電壓產(chǎn)生第一控制信號(hào)；以及鎖存器，受控于該第二致能信號(hào)，并于該第二致能信號(hào)致能時(shí)，依據(jù)該第一控制信號(hào)輸出該第二控制信號(hào)，其中該第二控制信號(hào)用以控制芯片操作于測(cè)試模式或一般模式。
2.如權(quán)利要求1所述的測(cè)試模式控制器，其特征在于，該致能信號(hào)產(chǎn)生器于該電源信號(hào)由第一電平變至第二電平時(shí)，持續(xù)地致能該第二致能信號(hào)一段起始時(shí)間，以及于該段起始時(shí)間結(jié)束后的一段測(cè)試時(shí)間后，短暫地致能該第二致能信號(hào)一段脈沖時(shí)間；以及，該致能信號(hào)產(chǎn)生器于該電源信號(hào)由該第一電平變至該第二電平時(shí)，持續(xù)地致能該第一致能信號(hào)該段起始時(shí)間與一段延遲時(shí)間。
3.如權(quán)利要求1所述的測(cè)試模式控制器，其特征在于，該控制信號(hào)產(chǎn)生器于該第一致能信號(hào)禁能時(shí)，輸出該第一電平的該第一控制信號(hào)。
4.如權(quán)利要求3所述的測(cè)試模式控制器，其特征在于，該控制信號(hào)產(chǎn)生器包括比較器， 該比較器受控于該第一致能信號(hào)，該比較器的負(fù)輸入端與正輸入端分別接收該電源指示電壓與該參考電壓，其中當(dāng)該第一致能信號(hào)致能且該參考電壓大于該電源指示電壓時(shí)，該比較器產(chǎn)生該第二電平的該第一控制信號(hào)，以及當(dāng)該第一致能信號(hào)禁能時(shí)，該比較器輸出該第一電平的該第一控制信號(hào)。
5.如權(quán)利要求2所述的測(cè)試模式控制器，其特征在于，該致能信號(hào)產(chǎn)生器于該電源信號(hào)由該第一電平變至該第二電平時(shí)，產(chǎn)生預(yù)先起始信號(hào)，其中該預(yù)先起始信號(hào)在該段起始時(shí)間內(nèi)由第一電平逐漸上升至第二電平；該致能信號(hào)產(chǎn)生器依據(jù)該預(yù)先起始信號(hào)產(chǎn)生起始信號(hào)與反向起始信號(hào)，其中該反向起始信號(hào)為該起始信號(hào)的反向信號(hào)，該起始信號(hào)為于該段起始時(shí)間內(nèi)為該第一電平，且該起始信號(hào)在該段起始時(shí)間結(jié)束后為該第二電平；當(dāng)該反向起始信號(hào)未由該第二電平變至該第一電平時(shí)，該致能信號(hào)產(chǎn)生器將該反向起始信號(hào)直接輸出為該第一致能信號(hào)，當(dāng)該反向起始信號(hào)由該第二電平變至該第一電平時(shí)，該致能信號(hào)產(chǎn)生器延遲該反向起始信號(hào)該段延遲時(shí)間，并輸出為該第一致能信號(hào)；該致能信號(hào)產(chǎn)生器對(duì)該起始信號(hào)與該第二控制信號(hào)作邏輯和運(yùn)算，以產(chǎn)生時(shí)間控制致能信號(hào)；該致能信號(hào)產(chǎn)生器于該時(shí)間控制致能信號(hào)致能時(shí)，計(jì)時(shí)該段測(cè)試時(shí)間，并于該段測(cè)試時(shí)間結(jié)束后，產(chǎn)生計(jì)時(shí)輸出信號(hào)，其中該計(jì)時(shí)輸出信號(hào)于該段測(cè)試時(shí)間結(jié)束后短暫地被致能該段脈沖時(shí)間；該致能信號(hào)產(chǎn)生器對(duì)該計(jì)時(shí)輸出信號(hào)與該反向起始信號(hào)進(jìn)行邏輯或運(yùn)算，以產(chǎn)生該第二致能信號(hào)。
6.如權(quán)利要求2所述的測(cè)試模式控制器，其特征在于，該致能信號(hào)產(chǎn)生器包括起始信號(hào)產(chǎn)生器，于該電源信號(hào)由第一電平變至第二電平時(shí)，產(chǎn)生預(yù)先起始信號(hào)，其中該預(yù)先起始信號(hào)在一段起始時(shí)間內(nèi)由該第一電平逐漸上升至該第二電平；緩沖器，用以緩沖該預(yù)先起始信號(hào)，并輸出起始信號(hào)，其中該起始信號(hào)在該段起始時(shí)間內(nèi)為該第一電平，且在該段起始時(shí)間結(jié)束后為該第二電平；反向器，接收該起始信號(hào)，并輸出反向起始信號(hào)，其中該反向起始信號(hào)為該起始信號(hào)的反向信號(hào)；延遲單元，接收該反向起始信號(hào)，當(dāng)該反向起始信號(hào)未由該第二電平變至該第一電平時(shí)，輸出該反向起始信號(hào)以作為該第一控制信號(hào)，當(dāng)該反向起始信號(hào)由該第二電平變至該第一電平時(shí)，延遲該反向起始信號(hào)該段延遲時(shí)間，并輸出為該第一致能信號(hào)；邏輯與門(mén)，對(duì)該起始信號(hào)與該第二控制信號(hào)作邏輯和運(yùn)算，以產(chǎn)生時(shí)間控制致能信號(hào)；時(shí)間控制電路，于該時(shí)間控制致能信號(hào)致能時(shí)，計(jì)時(shí)該段測(cè)試時(shí)間，并于該測(cè)試時(shí)間結(jié)束后，輸出計(jì)時(shí)輸出信號(hào)，其中該計(jì)時(shí)輸出信號(hào)于該段測(cè)試時(shí)間結(jié)束后短暫地被致能該段脈沖時(shí)間；以及邏輯或門(mén)，對(duì)該計(jì)時(shí)輸出信號(hào)與該反向起始信號(hào)進(jìn)行邏輯或運(yùn)算，以產(chǎn)生該第二致能信號(hào)。
7.如權(quán)利要求1所述的測(cè)試模式控制器，其特征在于，該致能信號(hào)產(chǎn)生器于該電源信號(hào)由第一電平逐漸上升至第二電平時(shí)的一段上升時(shí)間內(nèi)，持續(xù)地致能該第二致能信號(hào)該段上升時(shí)間，以及于該段上升時(shí)間結(jié)束后的一段測(cè)試時(shí)間后，短暫地致能該第二致能信號(hào)一段脈沖時(shí)間；以及，該致能信號(hào)產(chǎn)生器于該電源信號(hào)由該第一電平逐漸上升至該第二電平時(shí)的該段上升時(shí)間內(nèi)，持續(xù)地致能該第一致能信號(hào)該段上升時(shí)間與一段延遲時(shí)間。
8.如權(quán)利要求7所述的測(cè)試模式控制器，其特征在于，該致能信號(hào)產(chǎn)生器依據(jù)該電源信號(hào)產(chǎn)生起始信號(hào)與反向起始信號(hào)，其中該反向起始信號(hào)為該起始信號(hào)的反向信號(hào)，該起始信號(hào)為于該段上升時(shí)間內(nèi)為該第一電平，且該起始信號(hào)在該段上升時(shí)間結(jié)束后為該第二電平；當(dāng)該反向起始信號(hào)未由該第二電平變至該第一電平時(shí)，該致能信號(hào)產(chǎn)生器將該反向起始信號(hào)直接輸出為該第一致能信號(hào)，當(dāng)該反向起始信號(hào)由該第二電平變至該第一電平時(shí)，該致能信號(hào)產(chǎn)生器延遲該反向起始信號(hào)該段延遲時(shí)間，并輸出為該第一致能信號(hào)；該致能信號(hào)產(chǎn)生器對(duì)該起始信號(hào)與該第二控制信號(hào)作邏輯和運(yùn)算，以產(chǎn)生時(shí)間控制致能信號(hào)； 該致能信號(hào)產(chǎn)生器于該時(shí)間控制致能信號(hào)致能時(shí)，計(jì)時(shí)該段測(cè)試時(shí)間，并于該段測(cè)試時(shí)間結(jié)束后，產(chǎn)生計(jì)時(shí)輸出信號(hào)，其中該計(jì)時(shí)輸出信號(hào)于該段測(cè)試時(shí)間結(jié)束后短暫地被致能該段脈沖時(shí)間；該致能信號(hào)產(chǎn)生器對(duì)該計(jì)時(shí)輸出信號(hào)與該反向起始信號(hào)進(jìn)行邏輯或運(yùn)算，以產(chǎn)生該第二致能信號(hào)。
9.如權(quán)利要求7所述的測(cè)試模式控制器，其特征在于，該致能信號(hào)產(chǎn)生器包括緩沖器，用以緩沖該電源信號(hào)，并輸出起始信號(hào)，其中該第一起信號(hào)在該段上升時(shí)間內(nèi)為該第一電平，且在該段上升時(shí)間結(jié)束后為該第二電平；反向器，接收該起始信號(hào)，并輸出反向起始信號(hào)，其中該反向起始信號(hào)為該起始信號(hào)的反向信號(hào)；延遲單元，接收該反向起始信號(hào)，當(dāng)該反向起始信號(hào)未由該第二電平變至該第一電平時(shí)，輸出該反向起始信號(hào)以作為該第一控制信號(hào)，當(dāng)該反向起始信號(hào)由該第二電平變至該第一電平時(shí)，延遲該反向起始信號(hào)該段延遲時(shí)間，并輸出為該第一致能信號(hào)；邏輯與門(mén)，對(duì)該起始信號(hào)與該第二控制信號(hào)作邏輯和運(yùn)算，以產(chǎn)生時(shí)間控制致能信號(hào)；時(shí)間控制電路，于該時(shí)間控制致能信號(hào)致能時(shí)，計(jì)時(shí)該段測(cè)試時(shí)間，并于該段測(cè)試時(shí)間結(jié)束后，輸出計(jì)時(shí)輸出信號(hào)，其中該計(jì)時(shí)輸出信號(hào)于該段測(cè)試時(shí)間結(jié)束后短暫地被致能該段脈沖時(shí)間；以及邏輯或門(mén)，對(duì)該計(jì)時(shí)輸出信號(hào)與該反向起始信號(hào)進(jìn)行邏輯或運(yùn)算，以產(chǎn)生該第二致能信號(hào)。
10. 一種具有自我測(cè)試的電子裝置，包括芯片，接收第二控制信號(hào)，以決定操作于測(cè)試模式或一般模式中；以及測(cè)試模式控制器，包括致能信號(hào)產(chǎn)生器，接收電源信號(hào)與第二致能信號(hào)，并產(chǎn)生第一致能信號(hào)與該第二致能信號(hào)；控制信號(hào)產(chǎn)生器，接收電源指示電壓與參考電壓，于該第一致能信號(hào)致能時(shí)，依據(jù)該電源指示電壓與該參考電壓產(chǎn)生第一控制信號(hào)；以及鎖存器，受控于該第二致能信號(hào)，并于該第二致能信號(hào)致能時(shí)，依據(jù)該第一控制信號(hào)輸出第二控制信號(hào)。
全文摘要
一種測(cè)試模式控制器及其具有自我測(cè)試的電子裝置，所述測(cè)試模式控制器，包括致能信號(hào)產(chǎn)生器、控制信號(hào)產(chǎn)生器以及鎖存器；致能信號(hào)產(chǎn)生器接收電源信號(hào)與第二控制信號(hào)，并產(chǎn)生第一致能信號(hào)與第二致能信號(hào)分別給鎖存器與控制信號(hào)產(chǎn)生器；控制信號(hào)產(chǎn)生器接收電源指示電壓與參考電壓，并于第一致能信號(hào)致能時(shí)，產(chǎn)生第一控制信號(hào)傳送給鎖存器；鎖存器于第二致能信號(hào)致能時(shí)，接收第一控制信號(hào)，并且依據(jù)第一控制信號(hào)產(chǎn)生第二控制信號(hào)；第二控制信號(hào)用以控制芯片操作于測(cè)試模式或一般模式。據(jù)此，測(cè)試模式控制器在不需要使用一個(gè)測(cè)試接腳，即可縮短測(cè)試時(shí)間，且可節(jié)省芯片面積與封裝成本。
文檔編號(hào)G05B23/02GK102541043SQ20101061000
公開(kāi)日2012年7月4日 申請(qǐng)日期2010年12月17日 優(yōu)先權(quán)日2010年12月17日
發(fā)明者陳國(guó)強(qiáng), 陳宴毅 申請(qǐng)人:富晶電子股份有限公司