基于dsp的雷達(dá)數(shù)據(jù)通信裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及雷達(dá)信號(hào)領(lǐng)域，特別是基于DSP的雷達(dá)數(shù)據(jù)通信裝置。
【背景技術(shù)】
[0002]隨著天氣雷達(dá)技術(shù)的快速發(fā)展，信號(hào)處理器的采樣率和采樣精度不斷提高，導(dǎo)致數(shù)據(jù)傳輸量大幅增加。傳統(tǒng)的數(shù)據(jù)傳輸模式和傳輸鏈路已不能滿足現(xiàn)代雷達(dá)系統(tǒng)的要求，大帶寬的數(shù)據(jù)傳輸成了天氣雷達(dá)信號(hào)處理器快速發(fā)展的瓶頸。
[0003]計(jì)算機(jī)技術(shù)及網(wǎng)絡(luò)通信技術(shù)的快速發(fā)展，搭載千兆網(wǎng)網(wǎng)口的計(jì)算機(jī)已經(jīng)普及，為了更方便的進(jìn)行數(shù)據(jù)通信，尋找更好的通信方式是技術(shù)發(fā)展的必然途徑。隨著網(wǎng)絡(luò)通信技術(shù)的不斷發(fā)展，嵌入式設(shè)備在網(wǎng)絡(luò)通信中起到越來(lái)越重要的作用。
[0004]現(xiàn)有技術(shù)中的天氣雷達(dá)高速數(shù)據(jù)傳送裝置多采用PC1-E總線結(jié)構(gòu)作為傳輸接口，裝置由光纖接口、光纖收發(fā)驅(qū)動(dòng)電路、電平轉(zhuǎn)換電路、FPGA處理器、數(shù)據(jù)存儲(chǔ)電路(SRAM)和PC1-E接口橋電路等構(gòu)成，完成雷達(dá)數(shù)據(jù)接收、解析、存儲(chǔ)和PC1-E總線數(shù)據(jù)交互等功能，同時(shí)還具備雷達(dá)系統(tǒng)控制功能。但其需要開發(fā)一張PC1-E數(shù)據(jù)處理卡，開發(fā)成本提高，給系統(tǒng)穩(wěn)定性帶來(lái)影響；缺少應(yīng)用靈活性，現(xiàn)在的便攜式計(jì)算機(jī)大都不會(huì)有多余的PC1-E接口或位置來(lái)安裝一張PC1-E數(shù)據(jù)處理卡。
[0005]丞待出現(xiàn)一種可有效提高數(shù)據(jù)通信速率的通信裝置。
【實(shí)用新型內(nèi)容】
[0006]本實(shí)用新型提供的基于DSP的雷達(dá)數(shù)據(jù)通信裝置，其目的在于提供一種可以解決上述問(wèn)題的通信裝置。
[0007]本實(shí)用新型的技術(shù)方案是這樣實(shí)現(xiàn)的:基于DSP的雷達(dá)數(shù)據(jù)通信裝置，包括通信接口，數(shù)字中頻定時(shí)器FPGA通過(guò)通信接口連接存儲(chǔ)裝置，所述通信接口是以DSP芯片為核心處理器的通信接口。
[0008]進(jìn)一步地，所述通信接口的以太網(wǎng)物理接口是PHY芯片。
[0009]進(jìn)一步地，所述通信接口的外部存儲(chǔ)器接口為DDR2芯片。
[0010]進(jìn)一步地，所述DSP芯片包括:用于數(shù)據(jù)收發(fā)的EMAC模塊；用于與PHY芯片建立連接的MD1模塊；用于EMAC模塊和MD1模塊提供接口的EMAC控制模塊。
[0011]優(yōu)化地，所述DSP芯片還包括I2C模塊；所述DSP芯片通過(guò)I2C模塊連接存儲(chǔ)裝置。
[0012]優(yōu)化地，所述DSP芯片為TMS320C6455。
[0013]優(yōu)化地，所述PHY芯片為BCM5461。
[0014]本實(shí)用新型提供的基于DSP的雷達(dá)數(shù)據(jù)通信裝置，使用DSP芯片和千兆以太網(wǎng)物理接口 PHY芯片，大大提升數(shù)據(jù)通信速率；本實(shí)用新型實(shí)現(xiàn)將雷達(dá)回波數(shù)據(jù)直接接入網(wǎng)絡(luò)，不需要網(wǎng)絡(luò)中的終端計(jì)算機(jī)上或其他設(shè)備即可接收數(shù)據(jù)，增加了系統(tǒng)應(yīng)用靈活性、系統(tǒng)穩(wěn)定性，同時(shí)大大降低硬件成本和開發(fā)成本。
【附圖說(shuō)明】
[0015]為了更清楚地說(shuō)明本實(shí)用新型實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本實(shí)用新型的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0016]圖1:本實(shí)用新型的模塊示意圖；
[0017]圖2:AT24LC256 與 I2C 接口示意圖；
[0018]圖3:實(shí)用新型的系統(tǒng)結(jié)構(gòu)框圖。
[0019]圖中:100、通信接口;110、DSP 芯片；111、EMAC 控制模塊；112、EMAC 模塊；113、MD1模塊；114、I2C模塊;120、PHY芯片;130、DDR2芯片;200、數(shù)字中頻定時(shí)器FPGA ;300、存儲(chǔ)裝置。
【具體實(shí)施方式】
[0020]下面將結(jié)合本實(shí)用新型實(shí)施例中的附圖，對(duì)本實(shí)用新型實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本實(shí)用新型一部分實(shí)施例，而不是全部的實(shí)施例。基于本實(shí)用新型中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。
[0021]結(jié)合圖1本實(shí)用新型的模塊示意圖可知，基于DSP的雷達(dá)數(shù)據(jù)通信裝置，包括通信接口 100，數(shù)字中頻定時(shí)器FPGA200通過(guò)通信接口 100連接存儲(chǔ)裝置300，所述通信接口 100是以DSP芯片110為核心處理器的通信接口 100。進(jìn)一步地，所述通信接口 100的以太網(wǎng)物理接口是PHY芯片120。進(jìn)一步地，所述通信接口 100的外部存儲(chǔ)器接口為DDR2芯片130。
[0022]進(jìn)一步地，所述DSP芯片110包括:用于數(shù)據(jù)收發(fā)的EMAC模塊112 ;用于與PHY芯片120建立連接的MD1模塊113 ;用于EMAC模塊112和MD1模塊113提供接口的EMAC控制模塊111。優(yōu)化地，所述DSP芯片110還包括I2C模塊114 ;所述DSP芯片110通過(guò)I2C模塊連接存儲(chǔ)裝置300。
[0023]優(yōu)化地，所述DSP芯片110為TMS320C6455。優(yōu)化地，所述PHY芯片120為BCM5461。
[0024]具體地，本實(shí)用新型采用TMS320C6455的千兆以太網(wǎng)MAC的GMII接口模式，GMII接口模式是8bit并行同步收發(fā)接口，采用8位接口數(shù)據(jù)，工作時(shí)鐘125MHz，因此傳輸速率可達(dá)1000Mbps。同時(shí)兼容MII所規(guī)定的10/100Mbps工作方式。GMII接口數(shù)據(jù)結(jié)構(gòu)符合IEEE以太網(wǎng)標(biāo)準(zhǔn)；芯片包括EMAC模塊112、MD1模塊113和EMAC控制模塊111，三個(gè)模塊為其以太網(wǎng)網(wǎng)絡(luò)的網(wǎng)絡(luò)功能模塊。其中，EMAC模塊112用于數(shù)據(jù)的收發(fā)，芯片內(nèi)集成8個(gè)8K的收發(fā)緩沖器。MD1模塊1113采用串行通信，用于和以太網(wǎng)物理接口 PHY芯片120建立連接，當(dāng)出現(xiàn)接口變化、掉電等情況，可以通過(guò)MD1接口 113獲得相應(yīng)信息。EMAC控制模塊111提供DSP芯片110與EMAC模塊112和MD1模塊113之間的接口，主要是控制中斷和分配設(shè)備內(nèi)存。
[0025]TMS320C6455 包括 EMIF 接口，即 External Memory Interface，使得 DSP 芯片 110可以和數(shù)字中頻定時(shí)器FPGA200很方便地進(jìn)行大數(shù)據(jù)量的數(shù)據(jù)傳輸。TMS320C6455的EMIF接口可以訪問(wèn)多種外部存儲(chǔ)裝置300。
[0026]根據(jù)圖2 AT24LC256與I2C接口示意圖和圖3本實(shí)用新型的系統(tǒng)結(jié)構(gòu)框圖所示，TMS320C6455內(nèi)部還集成I2C模塊114，符合I2C總線規(guī)范2.1，支持任何主/從兼容I2C的設(shè)備與之連接。本實(shí)用新型通過(guò)I2C模塊114與外部存儲(chǔ)裝置300，在本實(shí)施例中具體的為EEPR0M，即AT24LC256進(jìn)行通信，將雷達(dá)控制參數(shù)進(jìn)行存儲(chǔ)，當(dāng)請(qǐng)求雷達(dá)控制參數(shù)時(shí)，通過(guò)I2C模塊114將存儲(chǔ)在AT24LC256中的雷達(dá)控制參數(shù)發(fā)送至數(shù)字中頻定時(shí)器FPGA200進(jìn)行控制，或者將雷達(dá)控制參數(shù)通過(guò)千兆以太網(wǎng)發(fā)送至終端計(jì)算機(jī)進(jìn)行參數(shù)配置。
[0027]本實(shí)用新型通過(guò)達(dá)533MHz的DDR2芯片130作為外部存儲(chǔ)裝置接口，擴(kuò)展了系統(tǒng)內(nèi)存容量，實(shí)現(xiàn)了存儲(chǔ)器I/O與處理器性能的平衡，數(shù)據(jù)總線為32bit，容量最高為512M字節(jié)，本實(shí)用新型中的DDR2芯片130緩存EMIF接口接收的雷達(dá)回波數(shù)據(jù)，以及用于以后在DSP芯片110上進(jìn)行雷達(dá)一次產(chǎn)品生成時(shí)留下系統(tǒng)運(yùn)行的內(nèi)存空間。
[0028]本實(shí)用新型優(yōu)選的另一具體實(shí)施例是通過(guò)TMS320C6455的千兆以太網(wǎng)MAC的SPI模式，通過(guò)McBSP接口與數(shù)字中頻定時(shí)器FPGA200進(jìn)行通信，完成千兆以太網(wǎng)接收或者從AT24LC256中讀出的雷達(dá)控制參數(shù)發(fā)送。
[0029]本實(shí)用新型提供的基于DSP的雷達(dá)數(shù)據(jù)通信裝置，使用DSP芯片110和千兆以太網(wǎng)物理接口 PHY芯片120，大大提升數(shù)據(jù)通信速率；本實(shí)用新型實(shí)現(xiàn)將雷達(dá)回波數(shù)據(jù)直接接入網(wǎng)絡(luò)，不需要網(wǎng)絡(luò)中的終端計(jì)算機(jī)上或其他設(shè)備即可接收數(shù)據(jù)，增加了系統(tǒng)應(yīng)用靈活性、系統(tǒng)穩(wěn)定性，同時(shí)大大降低硬件成本和開發(fā)成本。
[0030]當(dāng)然，在不背離本實(shí)用新型精神及其實(shí)質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員應(yīng)該可以根據(jù)本實(shí)用新型作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本實(shí)用新型所附的權(quán)利要求的保護(hù)范圍。
【主權(quán)項(xiàng)】
1.基于DSP的雷達(dá)數(shù)據(jù)通信裝置，包括通信接口，數(shù)字中頻定時(shí)器FPGA通過(guò)通信接口連接存儲(chǔ)裝置，其特征在于:所述通信接口是以DSP芯片為核心處理器的通信接口。2.根據(jù)權(quán)利要求1所述的基于DSP的雷達(dá)數(shù)據(jù)通信裝置，其特征在于:所述通信接口的以太網(wǎng)物理接口是PHY芯片。3.根據(jù)權(quán)利要求2所述的基于DSP的雷達(dá)數(shù)據(jù)通信裝置，其特征在于:所述通信接口的外部存儲(chǔ)器接口為DDR2芯片。4.根據(jù)權(quán)利要求3所述的基于DSP的雷達(dá)數(shù)據(jù)通信裝置，其特征在于:所述DSP芯片包括:用于數(shù)據(jù)收發(fā)的EMAC模塊；用于與PHY芯片建立連接的MD1模塊；用于EMAC模塊和MD1模塊提供接口的EMAC控制模塊。5.根據(jù)權(quán)利要求4所述的基于DSP的雷達(dá)數(shù)據(jù)通信裝置，其特征在于:所述DSP芯片還包括I2C模塊；所述DSP芯片通過(guò)I2C模塊連接存儲(chǔ)裝置。6.根據(jù)權(quán)利要求1所述的基于DSP的雷達(dá)數(shù)據(jù)通信裝置，其特征在于:所述DSP芯片為 TMS320C6455。7.根據(jù)權(quán)利要求2所述的基于DSP的雷達(dá)數(shù)據(jù)通信裝置，其特征在于:所述PHY芯片為 BCM5461。
【專利摘要】本實(shí)用新型涉及雷達(dá)信號(hào)領(lǐng)域，是基于DSP的雷達(dá)數(shù)據(jù)通信裝置，其目的在與提供一種可有效提高數(shù)據(jù)通信速率的通信裝置，本實(shí)用新型的技術(shù)方案是這樣實(shí)現(xiàn)的：基于DSP的雷達(dá)數(shù)據(jù)通信裝置，包括通信接口，數(shù)字中頻定時(shí)器FPGA通過(guò)通信接口連接存儲(chǔ)裝置，所述通信接口是以DSP芯片為核心處理器的通信接口。本實(shí)用新型提供的基于DSP的雷達(dá)數(shù)據(jù)通信裝置，使用DSP芯片和千兆以太網(wǎng)物理接口PHY芯片，大大提升數(shù)據(jù)通信速率；本實(shí)用新型實(shí)現(xiàn)將雷達(dá)回波數(shù)據(jù)直接接入網(wǎng)絡(luò)，不需要網(wǎng)絡(luò)中的終端計(jì)算機(jī)上或其他設(shè)備即可接收數(shù)據(jù)，增加了系統(tǒng)應(yīng)用靈活性、系統(tǒng)穩(wěn)定性，同時(shí)大大降低硬件成本和開發(fā)成本。
【IPC分類】G01S7/02
【公開號(hào)】CN204679627
【申請(qǐng)?zhí)枴緾N201520036523
【發(fā)明人】舒?zhèn)?
【申請(qǐng)人】成都遠(yuǎn)望科技有限責(zé)任公司
【公開日】2015年9月30日
【申請(qǐng)日】2015年1月20日