專利名稱：在集成電路檢測(cè)中識(shí)別接觸錯(cuò)誤的裝置的制作方法
在集成電路檢測(cè)中識(shí)別接觸錯(cuò)誤的裝置，該集成電路具有多個(gè)從集成電路的外殼伸出的管腳，該管腳是分別與集成電路的半導(dǎo)體主體上的焊點(diǎn)相連接的。
集成電路，例如尤其是存儲(chǔ)器組件，在設(shè)備例如個(gè)人計(jì)算機(jī)中使用之前應(yīng)該進(jìn)行沒有反對(duì)的功能性測(cè)試。現(xiàn)在尤其是在存儲(chǔ)器組件中，例如在SDRAM中，多數(shù)的控制輸入端啟動(dòng)為“低”，也就是說，當(dāng)在控制輸入端存在低或者沒有電勢(shì)時(shí)，該控制輸入端是啟動(dòng)。
如果在檢測(cè)器或者在“熔爐內(nèi)燃燒”(Burn-In-Ofen)中出現(xiàn)接觸問題，即不是所有的的管腳都是接觸的，含有不接觸的管腳的電路能夠存在于該集成電路，例如啟動(dòng)的電路中。尤其是在燒焊處理中導(dǎo)致錯(cuò)誤的測(cè)量結(jié)果。
這意味著，在進(jìn)行完檢測(cè)器的集成電路檢測(cè)之后以錯(cuò)誤的方式作為“合格”或者能夠進(jìn)行無反對(duì)的劃分，或者此集成電路含有部分的錯(cuò)誤，或者必需評(píng)定為“不合格”。
以此進(jìn)行了試驗(yàn)，在集成電路放入檢測(cè)器之前將管腳從集成電路上斷開。此與斷開的管腳的連接能夠在檢測(cè)器中自動(dòng)的變?yōu)椴唤佑|。以此多個(gè)這樣的集成電路評(píng)定為“合格”，因?yàn)榫哂袛嚅_的管腳的控制輸入端是啟動(dòng)“低”的，并且以此在檢測(cè)器內(nèi)部例如保持是啟動(dòng)的。
上述的問題在所謂的TSOP-組件(TSOP=薄小輸出線包)中的集成電路中更加明顯，也就該組件具有特別平的形式。這表示隨著組件的更加小型化，檢測(cè)就存在更高的要求。為了克服這種困難已經(jīng)考慮到以此方式避免在檢測(cè)器中的接觸問題，該TSOP組件還在“不彎曲的”狀態(tài)時(shí)就進(jìn)行檢測(cè)，也就是在插入到檢測(cè)器中，在管腳調(diào)整和成型之前。以此能夠達(dá)到管腳的改善的接觸。然而這要求在檢測(cè)器中預(yù)先含有特殊的插座，這使檢測(cè)過程復(fù)雜并且費(fèi)用昂貴。另外還示出了在管腳的不彎曲狀態(tài)檢測(cè)TSOP組件時(shí)還能夠出現(xiàn)錯(cuò)誤，以致該組件被分配了評(píng)定“合格”，或者其在檢測(cè)器中并不是所有希望的管腳是接觸的。
本發(fā)明的任務(wù)是提供在集成電路的檢測(cè)中識(shí)別接觸錯(cuò)誤的裝置，其能夠克服上述的困難并且保證可靠性，只有此集成電路被分配了“合格”時(shí)，該電路才能夠進(jìn)行功能性檢測(cè)。
此任務(wù)在開頭所述方式的裝置中通過分別在焊點(diǎn)和集成電路之間的拉上(Pull-up)和拉下(Pull-down)裝置進(jìn)行解決，該裝置通過輸入保持電流使焊點(diǎn)保持在高的或者低的電勢(shì)上。如果在檢測(cè)時(shí)所屬的管腳沒有接觸，與管腳相連接的電路部分避免了啟動(dòng)。
本發(fā)明的基礎(chǔ)是出自于現(xiàn)有技術(shù)采取代替檢測(cè)器上本身的措施的另外的改善，使該改善不夠使管腳通過檢測(cè)器可靠地接觸，該檢測(cè)能夠通過一個(gè)在集成電路中的拉上以及拉下裝置進(jìn)行。即拉上裝置使不接觸的管腳的電勢(shì)上升，以致該管腳是啟動(dòng)“低的”，不再作為啟動(dòng)的進(jìn)行評(píng)定。如果在檢測(cè)器中只有一個(gè)管腳是不接觸的，保證了此管腳處于高電勢(shì)中，以使其在檢測(cè)過程中由啟動(dòng)過渡到不啟動(dòng)的狀態(tài)，避免了所連接的電路的一個(gè)啟動(dòng)。該拉下裝置相對(duì)于拉上裝置是“鏡象的”工作其示出了一個(gè)與不接觸的管腳相連接的焊點(diǎn)的電勢(shì)是處于低電勢(shì)的，避免了平時(shí)在高電勢(shì)啟動(dòng)的所連接的電路的啟動(dòng)。
在一個(gè)組件上，與不接觸的管腳相連接的焊點(diǎn)通過拉上裝置或者拉下裝置保持在高的或者低的電勢(shì)，該組件在檢測(cè)器中沒有另外作為“不合格”識(shí)別，以致可靠保證了合格組件的質(zhì)量。
組件輸入端的輸入-漏電流-特有是已知非常窄的，并且此時(shí)相對(duì)于標(biāo)準(zhǔn)-EDO-DRAM的±10μA是位于±1μA的范圍內(nèi)的。在每一個(gè)輸入端焊點(diǎn)的“激變”(bleader)幾乎是不可能的，因?yàn)橛脩魝?cè)的最大公差泄電流位于10nA的范圍內(nèi)。以此該拉上裝置或者拉下裝置在檢測(cè)模式或者燒焊-模式和/或在組件的接通階段期間是處于第一啟動(dòng)狀態(tài)，其中該電流選擇得如此大，沒有接觸的不希望的切換，可靠地阻止了與焊點(diǎn)相連接的輸入電路，而不會(huì)干擾組件的功能。在正常工作時(shí)，該拉上裝置或者拉下裝置或者彎曲的地?cái)嚅_或者處于第二種啟動(dòng)狀態(tài)，其中它的電流小于第一種狀態(tài)并且如此被測(cè)量，該組件的正常功能是不會(huì)受影響的并且在計(jì)算機(jī)系統(tǒng)中輸入泄電流的總和沒有超過一個(gè)合理的范圍。
下面借助于附圖詳細(xì)解釋本發(fā)明。


圖1示出了一個(gè)集成電路以及一個(gè)組件的俯視圖，圖2示出了圖1的組件的一個(gè)單元，
圖3和4示出了本發(fā)明的裝置的兩個(gè)不同的實(shí)施例，圖5示出了在本發(fā)明的裝置中的與不接觸的管腳相連接的焊點(diǎn)的電壓曲線圖。
圖1示出了一個(gè)半導(dǎo)體主體(硅芯片)1的俯視圖，在該半導(dǎo)體主體上含有焊點(diǎn)2，其例如由Al組成并且在半導(dǎo)體主體1(參見圖1中的右側(cè)焊點(diǎn)2)中與保護(hù)結(jié)構(gòu)3和一個(gè)輸入或者輸入/輸出緩沖器4相連接。在緩沖器4上在半導(dǎo)體主體1中還連接了另外一個(gè)電路，以使在半導(dǎo)體主體1中總共實(shí)現(xiàn)一個(gè)集成電路。
焊點(diǎn)2的接觸是通過管腳5實(shí)現(xiàn)的，該管腳是由例如一個(gè)標(biāo)準(zhǔn)的銅制導(dǎo)線框或者以LOC安裝技術(shù)(LOC=Lead On Chip)構(gòu)成。在LOC安裝技術(shù)中屬于管腳的導(dǎo)線一直延伸到半導(dǎo)體主體1，并且由此通過一個(gè)粘結(jié)帶6分開。隨后金連接線7將導(dǎo)線框或者管腳5與焊點(diǎn)2相連接。
通過管腳5，該半導(dǎo)體主體1或者其中構(gòu)成的集成電路被傳輸了一個(gè)高的電勢(shì)VDD或者VCC和一個(gè)低的電勢(shì)VSS。
具有焊點(diǎn)2、連接線7和管腳或者導(dǎo)線的終端的半導(dǎo)體主體1隨后在一個(gè)塑料物質(zhì)8中由例如環(huán)氧樹脂填充。
另外為了明了，在圖1中只示出了一個(gè)管腳5，并且半導(dǎo)體主體1以及焊點(diǎn)2、連接線7、在半導(dǎo)體主體1中構(gòu)成的保護(hù)結(jié)構(gòu)3和同樣在半導(dǎo)體主體中構(gòu)成的緩沖器4與導(dǎo)線和管腳的里面部分一樣以實(shí)線表示，而此部分在所示出的俯視圖中是看不見的。
如圖1所示，此組件(自然具有非常多的管腳)處于一個(gè)檢測(cè)器中，其中管腳5的自由端被施加檢測(cè)電壓。因?yàn)楝F(xiàn)有的存儲(chǔ)器組件，例如SDRAM具有大多數(shù)的“啟動(dòng)低”的輸入端，在檢測(cè)器中與不接觸的管腳或者焊點(diǎn)2相連接的電路保持在集成電路，例如啟動(dòng)的電路中，以致在檢測(cè)器中可能的錯(cuò)誤沒有能夠被識(shí)別，并且作為“不合格”評(píng)定的集成電路作為“合格”進(jìn)行分級(jí)。
為了克服此困難在本發(fā)明的裝置中含有一個(gè)拉上或者拉下裝置和9(參考圖2)，其能夠設(shè)置在焊點(diǎn)2和由二極管構(gòu)成的保護(hù)結(jié)構(gòu)3之間或者在保護(hù)結(jié)構(gòu)3和緩沖器4之間(如圖2所示)。該拉上或者拉下裝置9能夠在此在選擇含有的電阻14或者其他的組件，例如N-波形件，和可能的節(jié)點(diǎn)K之前和/或之后，連接在焊點(diǎn)2與緩沖器4之間的線路上。此拉上或者拉下裝置9的作用是如果屬于此焊點(diǎn)2的管腳5在檢測(cè)器中沒有接觸時(shí)，將所屬的焊點(diǎn)2保持在高或者低的電勢(shì)上，以使可靠地避免與此焊點(diǎn)2或者相應(yīng)的緩沖器4相連接的電路的啟動(dòng)。
該裝置9具有至少三個(gè)端子其在拉上裝置中含有一個(gè)高的供電電壓VCC或者VDD，在拉下裝置中含有一個(gè)低的供電電壓VSS，以及在拉上裝置和拉下裝置中含有一個(gè)構(gòu)成在半導(dǎo)體主體1中的集成電路的“控制信號(hào)”A。
圖3示出了一個(gè)拉上裝置的實(shí)現(xiàn)一個(gè)第一P-溝道-MOS-晶體管MP1與焊點(diǎn)2和緩沖器4之間的第一節(jié)點(diǎn)在保護(hù)結(jié)構(gòu)3之前或者之后相連接，該保護(hù)結(jié)構(gòu)能夠含有自身的電阻。因?yàn)樵撗b置相對(duì)于保護(hù)結(jié)構(gòu)3是任意的，其能夠在圖3中省去。MOS晶體管MP1的另一個(gè)端子位于高電勢(shì)VCC或者VDD上。信號(hào)A傳導(dǎo)到MOS晶體管MP1的柵極。
在可能的情況下還能夠含有一個(gè)第二P-溝道-MOS-晶體管MP2，其位于高電勢(shì)VDD或者VCC與和緩沖器4相連接的線路的焊點(diǎn)2之間，并且在其柵極上施加一個(gè)低電勢(shì)VSS。
圖4示出了一個(gè)具有第一N-溝道-MOS晶體管MN1的拉下裝置，該晶體管在低電勢(shì)VSS和與緩沖器4相連接的導(dǎo)線的焊點(diǎn)2之間連接在保護(hù)結(jié)構(gòu)3(圖4同樣未示出)之前或者之后，并且在柵極上通過反向器10施加信號(hào)A。
可能的或者優(yōu)選的另外一個(gè)第二N-溝道-MOS-晶體管MN2能夠同樣位于低電勢(shì)VSS和與緩沖器4相連接的導(dǎo)線的焊點(diǎn)2之間。此第二MOS-晶體管MN2在柵極上施加一個(gè)高電勢(shì)VDD或者VCC。
在圖3或者4中去除了圖2中明顯的電阻和節(jié)點(diǎn)。它們自然也能夠在此存在。
下面借助于圖5詳細(xì)解釋拉上或者拉下裝置9的工作。
在施加一個(gè)供電電壓VCC時(shí)，此電壓在“功率-上升-階段”11的上升是相對(duì)非?？斓模妷篈只是緩慢地上升。在此第一狀態(tài)中，A表示低的，第一P～溝道-MOS晶體管MP1(圖3)是導(dǎo)通的。由此在拉上裝置和拉下裝置中流過大約10μA的保持電流Ih1。同樣對(duì)于檢測(cè)模式或者燒焊-模式13，電壓A急速下降。而在正常工作12期間，電壓A是高的，以致第一P-溝道-MOS-晶體管MP1或者第一N-溝道-MOS-晶體管MN1分別斷開。
如果在拉上裝置或者拉下裝置中還含有一個(gè)第二MOS-晶體管MP2或者M(jìn)N2，如果電壓A是低的，兩個(gè)晶體管MP1、MP2或者M(jìn)N1、MN2在第一種狀態(tài)(功率-上升-階段11，檢測(cè)模式13)中是成對(duì)導(dǎo)通的。該保持電流然后由晶體管MP1或者M(jìn)N1的保持電流Ih1和各個(gè)第二晶體管MP2或者M(jìn)N2的大約5nA的保持電流的總和構(gòu)成。在第二種狀態(tài)(正常工作12)中，各個(gè)第二晶體管MP2和MN2導(dǎo)通，而第一晶體管MP1和MP2斷開。然后在此保持電流Ih2處于5nA的數(shù)量級(jí)。
對(duì)于各個(gè)第二晶體管MP2或者M(jìn)N2,P-溝道-晶體管可能地也能夠具有較小的柵極長(zhǎng)度，其柵極同樣施加高電壓VCC或者VDD，或者電阻(對(duì)于拉上裝置)或者N-溝道-晶體管具有較小的柵極長(zhǎng)度，其柵極被施加VSS，或者同樣的電阻。
該拉上裝置尤其適合于SDRAM，例如CS、WE、CAS、U/L DQM、AO到13、CLK的輸入端。對(duì)應(yīng)的是拉下裝置尤其適合于SDRAM的輸入端CKE。
權(quán)利要求
1．在集成電路檢測(cè)中用于識(shí)別接觸錯(cuò)誤的裝置，具有多個(gè)從集成電路的外殼(8)伸出的管腳(5)，該管腳與集成電路的半導(dǎo)體主體(1)上的各自的焊點(diǎn)(2)相連接，其特征在于，在各個(gè)焊點(diǎn)(2)和集成電路的輸入端之間的線路上存在拉上裝置或者拉下裝置(9)，如果在檢測(cè)中所屬的管腳(5)沒有接觸，該裝置通過保持電流的注入使焊點(diǎn)(2)保持在高的或者低的電勢(shì)上，以致與管腳(5)相連接的電路部分的啟動(dòng)被避免。
2．如權(quán)利要求1的裝置，其特征在于，該拉上裝置含有一個(gè)第一P-溝道-MOS-晶體管(MP1)，其位于具有輸入緩沖器(4)所在的線路的焊點(diǎn)(2)和一個(gè)高電勢(shì)(VDD、VCC)之間，并且在其柵極施加一個(gè)電壓(A)。
3．如權(quán)利要求2的裝置，其特征在于，該拉上裝置另外含有一個(gè)第二P-溝道-MOS-晶體管(MP2)，其位于具有輸入緩沖器(4)所在的線路的焊點(diǎn)(2)和一個(gè)高電勢(shì)(VDD、VCC)之間，并且在其柵極施加一個(gè)低電勢(shì)(VSS)。
4．如權(quán)利要求1的裝置，其特征在于，該拉下裝置含有一個(gè)第一N-溝道-MOS-晶體管(MN1)，其位于具有輸入緩沖器(4)所在的線路的焊點(diǎn)(2)和一個(gè)低電勢(shì)(VSS)之間，并且在其柵極施加一個(gè)反向的電壓(A)。
5．如權(quán)利要求4的裝置，其特征在于，該拉下裝置另外含有一個(gè)第二N-溝道-MOS-晶體管(MN2)，其位于具有輸入緩沖器(4)所在的線路的焊點(diǎn)(2)和一個(gè)低電勢(shì)(VSS)之間，并且在其柵極施加一個(gè)高電勢(shì)(VDD、VCC)。
6．如權(quán)利要求2或者4的裝置，其特征在于，含有一個(gè)與第一晶體管并聯(lián)的電阻。
7．如權(quán)利要求1到6之一的裝置，其特征在于，在焊點(diǎn)(2)和集成電路的輸入端之間在拉上或者拉下裝置之前和/或之后含有電阻(14)和/或節(jié)點(diǎn)(K)。
全文摘要
在集成電路檢測(cè)中用于識(shí)別接觸錯(cuò)誤的裝置,具有多個(gè)從集成電路的外殼(8)伸出的管腳(5),該管腳與集成電路的半導(dǎo)體主體(1)上的各自的焊點(diǎn)(2)相連接。在各個(gè)焊點(diǎn)(2)和集成電路之間存在拉上裝置或者拉下裝置(9),如果在檢測(cè)中所屬的管腳(5)沒有接觸,該裝置通過保持電流的注入使焊點(diǎn)(2)保持在高的或者低的電勢(shì)上,以致與管腳(5)相連接的電路部分的啟動(dòng)被避免。
文檔編號(hào)G01R31/28GK1231427SQ9910442
公開日1999年10月13日 申請(qǐng)日期1999年3月26日 優(yōu)先權(quán)日1998年3月26日
發(fā)明者D·薩維格納, F·維伯, N·維爾斯 申請(qǐng)人:西門子公司