本發(fā)明屬于電纜局部放電檢測領(lǐng)域，特別涉及一種基于fpga的電纜局部放電脈沖信號時頻分析系統(tǒng)，還涉及一種視頻分析方法。

背景技術(shù)：

電力系統(tǒng)在國民生產(chǎn)生活中發(fā)揮著巨大作用。高壓電纜是電力傳輸?shù)闹饕緩剑娎|的正常工作是供電系統(tǒng)的基礎(chǔ)。局部放電檢測是電力電纜系統(tǒng)正常運(yùn)行的保障之一。局部放電現(xiàn)象會引起電纜不同程度的損壞，影響電力能源的輸送和使用，造成經(jīng)濟(jì)損失。

電纜局部放電的形成原因有電纜局部受潮、絕緣損傷、電纜頭氣泡、電纜表面毛刺等。局放的檢測對電纜故障的排查有重要的意義。每一種局部放電的類型對應(yīng)不同的脈沖信號特征，可以從時域和頻域提取一定的特征參量來對局放脈沖進(jìn)行甄別和分析?，F(xiàn)場檢測獲得的局放脈沖樣本往往包含多種放電類型和噪聲在內(nèi)，將脈沖數(shù)據(jù)樣本映射到時頻空間中將更加容易分離各類放電。因此對脈沖數(shù)據(jù)的時頻域特征提取，是局部放電的分類評估的前提和基礎(chǔ)。

fpga(field－programmablegatearray)，即現(xiàn)場可編程門陣列，它是作為專用集成電路(asic)領(lǐng)域中的一種半定制電路而出現(xiàn)的，fpga以并行運(yùn)算為主，以硬件描述語言來實(shí)現(xiàn)；相比于pc或單片機(jī)(無論是馮諾依曼結(jié)構(gòu)還是哈佛結(jié)構(gòu))的順序操作有很大區(qū)別，因此在對數(shù)據(jù)延遲要求較高的應(yīng)用中，有其獨(dú)特的優(yōu)勢，fpga含有高層次的內(nèi)置模塊(比如加法器和乘法器)和內(nèi)置的記憶體，可以滿足用戶的各種需求。

本發(fā)明采用的多個內(nèi)部存儲器乒乓操作有效的解決了不間斷數(shù)字信號處理的問題，采用雙路選擇器有效的降低了fpga內(nèi)部硬件資源使用量，降低了功耗。

從統(tǒng)計概率密度的角度而言，在信號處理中可以使用均值和標(biāo)準(zhǔn)差來表征信號的時域或頻域特征，均值表示信號能量的聚集中心，標(biāo)準(zhǔn)差表示信號能量的分散程度。本發(fā)明采用表征脈沖信號的時間標(biāo)準(zhǔn)差——等效時長t和表征頻率標(biāo)準(zhǔn)差——等效帶寬f來作為其特征參量。假設(shè)s(ti),i＝0,1,...,n-1為放電脈沖波形的離散時間序列，則等效時長t和等效帶寬f的計算公式是：

其中t0是時間分布中心，是歸一化后的離散時間序列，是對進(jìn)行離散傅里葉變換后的頻域序列：

傳統(tǒng)的arm及dsp進(jìn)行時頻轉(zhuǎn)換耗時過長，無法做到不間斷處理，從而導(dǎo)致效率較低。

技術(shù)實(shí)現(xiàn)要素：

有鑒于此，本發(fā)明的目的之一是提供一種基于fpga的電纜局部放電脈沖信號時頻分析系統(tǒng)；本發(fā)明的目的之二是提供一種基于fpga的電纜局部放電脈沖信號時頻分析方法。解決了傳統(tǒng)的arm或dsp實(shí)現(xiàn)時頻變換耗時過多的問題，可以優(yōu)質(zhì)高效的完成時頻變換。

本發(fā)明的目的之一是通過以下技術(shù)方案實(shí)現(xiàn)的：

一種基于fpga的電纜局部放電脈沖信號時頻分析系統(tǒng)，包括

多個外部adc，用于采集局部放電脈沖信號，并輸入至fpga的對應(yīng)通道中；

外部mcu，通過gpmc或者emif總線將脈沖寬度信息傳輸給fpga，由fpga截取局部放電脈沖信號；

fpga，包括多個并行排列的內(nèi)部存儲器，用于存儲計算所需的局部放電脈沖信號數(shù)據(jù)；還包括由多個乘法器、除法器及傅立葉變換模塊串行組成的函數(shù)計算模塊，用于完成每一個脈沖信號的時頻變換計算；內(nèi)置的控制邏輯具有多個讀取地址及寫入地址線，用于操作內(nèi)部存儲器；

所述fpga將多個存儲器存儲的數(shù)據(jù)計算完成后按照先后順序，有序排列輸出到外部存儲器進(jìn)行存儲，在外部mcu需要數(shù)據(jù)時，讀出數(shù)據(jù)通過gpmc或者emif總線傳輸給外部mcu。

進(jìn)一步，所述mcu通過gpmc或emif總線傳輸局部放電脈沖信號的寬度以及將數(shù)據(jù)顯示在顯示屏。

本發(fā)明的目的之二是提供一種基于fpga的電纜局部放電脈沖信號時頻分析方法，包括以下步驟：

步驟1.采集adc信號s(ti)，將原始采集的信號記為s(ti),ti為信號序號，fi為頻譜橫坐標(biāo)分辨率，設(shè)采樣頻率為100mhz，脈沖長度為1000，則ti＝(0,1,…999)fi＝(0,100k,…,99.9m)；

步驟2：，根據(jù)先后順序存入fpga的內(nèi)部存儲器中，當(dāng)?shù)谝粋€模塊開始存儲數(shù)據(jù)時，對每一個數(shù)據(jù)做平方運(yùn)算s²(ti)，將得到的結(jié)果按先后順序相加一組脈沖數(shù)據(jù)計算完成，此時數(shù)據(jù)已存入第一個內(nèi)部存儲器中，然后讀出第一個內(nèi)部存儲器中的數(shù)據(jù)計算得到數(shù)組，存入第一個內(nèi)部存儲器中覆蓋掉原來的值，此時將第一個內(nèi)部存儲器中的數(shù)據(jù)分兩通道輸出，0通道最終輸出t值，1通道最終輸出f值；

步驟3：0通道信號輸入乘法器做平方運(yùn)算將得到的結(jié)果與信號序號相乘，然后按先后順序相加得將脈沖信號序列號減去此信號進(jìn)行平方運(yùn)算(ti-t0)²得到一組數(shù)據(jù)，按照先后順序和相乘得數(shù)組，將得到的數(shù)組相加送入fpga內(nèi)部的sqrt模塊即得出

步驟4：1通道信號輸入dft模塊進(jìn)行離散傅立葉變換，得到數(shù)組，將此數(shù)組輸入兩個乘法器及加法器得到同時將fi輸入乘法器做平方操作得fi²，將此值與相乘并求和，即得將此值輸入sqrt模塊即得出

步驟5：fpga將步驟4和步驟5得到t、f數(shù)值存入外部存儲器中。

本發(fā)明的有益效果是：

本發(fā)明解決了傳統(tǒng)的arm或dsp實(shí)現(xiàn)時頻變換耗時過多的問題，利用fpga內(nèi)部并行處理以及可配置的特點(diǎn)，在fpga內(nèi)部資源足夠的前提下，可以優(yōu)質(zhì)高效的完成時頻變換，計算耗時比dsp縮短5倍，比arm縮短10倍以上，解決了傳統(tǒng)的arm或dsp實(shí)現(xiàn)時頻變換耗時過多的問題，可以優(yōu)質(zhì)高效的完成時頻變換。

本發(fā)明的其他優(yōu)點(diǎn)、目標(biāo)和特征在某種程度上將在隨后的說明書中進(jìn)行闡述，并且在某種程度上，基于對下文的考察研究對本領(lǐng)域技術(shù)人員而言將是顯而易見的，或者可以從本發(fā)明的實(shí)踐中得到教導(dǎo)。本發(fā)明的目標(biāo)和其他優(yōu)點(diǎn)可以通過下面的說明書和權(quán)利要求書來實(shí)現(xiàn)和獲得。

附圖說明

為了使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對本發(fā)明作進(jìn)一步的詳細(xì)描述，其中：

圖1為本發(fā)明的系統(tǒng)組成框圖；

圖2為fpga的內(nèi)部通道組成示意圖；

圖3為fpga的函數(shù)計算模塊內(nèi)部框圖；

圖4為函數(shù)計算流水線時序框圖。

具體實(shí)施方式

以下將參照附圖，對本發(fā)明的優(yōu)選實(shí)施例進(jìn)行詳細(xì)的描述。應(yīng)當(dāng)理解，優(yōu)選實(shí)施例僅為了說明本發(fā)明，而不是為了限制本發(fā)明的保護(hù)范圍。

如圖1所示，本發(fā)明的基于fpga的電纜局部放電脈沖信號時頻分析系統(tǒng)，包括

(1)多個外部adc：用于采集局部放電脈沖信號，并輸入至fpga的對應(yīng)通道中；

(2)外部mcu：通過gpmc或者emif總線將脈沖寬度信息傳輸給fpga，由fpga截取局部放電脈沖信號；

(3)fpga：包括多個并行排列的內(nèi)部存儲器，用于存儲計算所需的局部放電脈沖信號數(shù)據(jù)；還包括由多個乘法器、除法器及傅立葉變換模塊串行組成的函數(shù)計算模塊，用于完成每一個脈沖信號的時頻變換計算；內(nèi)置的控制邏輯具有多個讀取地址及寫入地址線，用于操作內(nèi)部存儲器；

fpga將多個存儲器存儲的數(shù)據(jù)計算完成后按照先后順序，有序排列輸出到外部存儲器進(jìn)行存儲，在外部mcu需要數(shù)據(jù)時，讀出數(shù)據(jù)通過gpmc或者emif總線傳輸給外部mcu。

圖2為fpga內(nèi)部每個通道的組成模塊，包括內(nèi)部存儲器和函數(shù)計算模塊。其中，為了達(dá)到不間斷實(shí)時處理局部放電信號，在每個通道內(nèi)部例化了5個存儲器做乒乓操作，這是由于dft模塊的計算時間基本是數(shù)據(jù)存儲時間的5倍，也就是說，當(dāng)1個脈沖采集完成后，需要5倍的時間去計算這1脈沖，才能得到計算結(jié)果。當(dāng)然，存儲器個數(shù)由每個局部放電脈沖處理完成的時間決定，并不做強(qiáng)制限定。

本發(fā)明的一種基于fpga的電纜局部放電脈沖信號時頻分析系統(tǒng)進(jìn)行時頻分析的方法，包括以下步驟：

步驟1.采集adc信號s(ti)，如圖3所示，將原始采集的信號記為s(ti),ti為信號序號，fi為頻譜橫坐標(biāo)分辨率，設(shè)采樣頻率為100mhz，脈沖長度為1000，則ti＝(0,1,…999)fi＝(0,100k,…,99.9m)；

步驟2：，根據(jù)先后順序存入fpga的內(nèi)部存儲器中，當(dāng)?shù)谝粋€模塊開始存儲數(shù)據(jù)時，對每一個數(shù)據(jù)做平方運(yùn)算s²(ti)，將得到的結(jié)果按先后順序相加一組脈沖數(shù)據(jù)計算完成，此時數(shù)據(jù)已存入第一個內(nèi)部存儲器中，然后讀出第一個內(nèi)部存儲器中的數(shù)據(jù)計算得到數(shù)組，存入第一個內(nèi)部存儲器中覆蓋掉原來的值，此時將第一個內(nèi)部存儲器中的數(shù)據(jù)分兩通道輸出，0通道最終輸出t值，1通道最終輸出f值；

步驟3：0通道信號輸入乘法器做平方運(yùn)算將得到的結(jié)果與信號序號相乘，然后按先后順序相加得將脈沖信號序列號減去此信號進(jìn)行平方運(yùn)算(ti-t0)²得到一組數(shù)據(jù)，按照先后順序和相乘得數(shù)組，將得到的數(shù)組相加送入fpga內(nèi)部的sqrt模塊即得出

步驟4：1通道信號輸入dft模塊進(jìn)行離散傅立葉變換，得到數(shù)組，將此數(shù)組輸入兩個乘法器及加法器得到同時將fi輸入乘法器做平方操作得fi²，將此值與相乘并求和，即得將此值輸入sqrt模塊即得出

步驟5：fpga將步驟4和步驟5得到t、f數(shù)值存入外部存儲器中。

如圖4所示，圖四的clock信號為此函數(shù)計算模塊所使用的全局時鐘信號，flag1為s(ti)信號在內(nèi)部存儲器中的寫使能，flag2為在內(nèi)部存儲器中的寫使能，busy為正在對ram1中的數(shù)據(jù)進(jìn)行傅立葉計算，fourier為計算完之后的后續(xù)計算使能信號，整個函數(shù)計算流程由三個使能信號控制完成。

綜上，本發(fā)明的目的是為了高效不間斷的對局部放電信號進(jìn)行時頻變換，解決傳統(tǒng)的arm及dsp進(jìn)行時頻轉(zhuǎn)換耗時過長，無法做到不間斷處理的問題，并設(shè)計了多路流水線并行處理的方式將fpga內(nèi)部資源使用量降低。

最后說明的是，以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案而非限制，盡管參照較佳實(shí)施例對本發(fā)明進(jìn)行了詳細(xì)說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，可以對本發(fā)明的技術(shù)方案進(jìn)行修改或者等同替換，而不脫離本技術(shù)方案的宗旨和范圍，其均應(yīng)涵蓋在本發(fā)明的權(quán)利要求范圍當(dāng)中。