專利名稱：電壓比較電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電壓比較電路，特別涉及能夠直接比較各種電源電壓的電壓比較電路。
背景技術(shù)：
一般作為電壓比較電路(比較器)已知圖6所示那樣的組合了差動(dòng)級(jí)62和源極接地放大級(jí)64的電壓比較電路60，其中，差動(dòng)級(jí)62具有源極相互連接，且成為比較對(duì)象的電壓被輸入至各柵極的NMOS晶體管72以及74。然而，在圖6所示的電壓比較電路60中，NMOS晶體管72以及74的各柵極為輸入端，所以若輸入超過NMOS晶體管72的閾值電壓或者NMOS晶體管74的閾值電壓的電壓，則在NMOS晶體管72或者74形成線形區(qū)域，不能夠進(jìn)行電壓的比較。因此，能夠向電壓比較電路60輸入的電壓的范圍受到限制，不能夠直接比較VDD等的電源電壓。若要利用電壓比較電路60比較電源電壓，則需要利用電阻等對(duì)電源電壓進(jìn)行分壓，或者擴(kuò)大能夠向電壓比較電路輸入的電壓的范圍等。若利用電阻對(duì)電壓進(jìn)行分壓，則存在整個(gè)電路的面積增大、具備電阻而使消耗電力變大、而且容易受電阻元件的精度的偏差的影響的問題。若要擴(kuò)大能夠向電壓比較電路輸入的電壓的范圍，則考慮設(shè)置電平位移級(jí)，或使電壓比較電路的差動(dòng)級(jí)為折疊共源共柵(folded-cascade)放大電路。然而，不管是設(shè)置電平位移級(jí)，還是使差動(dòng)級(jí)為折疊共源共柵放大電路，都會(huì)使電路規(guī)模變大。其結(jié)果，消耗電力變大，元件的偏差的影響也變大。另外，也存在電路的設(shè)計(jì)難易度變高的問題。在專利文獻(xiàn)I公開了測(cè)量約3V的電池的電壓，判定該電池的電壓是否為規(guī)定的閾值以上的電池電壓檢測(cè)電路。專利文獻(xiàn)1:日本特開2010 - 230508號(hào)公報(bào)然而，引用文獻(xiàn)I所記載的電池電壓檢測(cè)電路僅與從用于鐘表的電池放電的約1.5 3V這樣狹窄的范圍的電壓對(duì)應(yīng)，在電壓比較電路中，能夠輸入的電壓受到限制這樣的問題點(diǎn)未被消除。

發(fā)明內(nèi)容
本發(fā)明是為了解決上述的問題而提出的，目的在于提供電壓比較電路，特別提供能夠直接比較各種電源電壓的電壓比較電路。為了實(shí)現(xiàn)上述目的，權(quán)利要求1所述的電壓比較電路具備:連接于第I電位供給線和第I節(jié)點(diǎn)之間的電壓調(diào)整單元；連接于上述第I節(jié)點(diǎn)和固定電位供給線之間的第I恒流源；連接于第2電位供給線和第2節(jié)點(diǎn)之間且根據(jù)與控制端子連接的上述第I節(jié)點(diǎn)的電壓動(dòng)作的開關(guān)元件；連接于上述第2節(jié)點(diǎn)和上述固定電位供給線之間的第2恒流源。根據(jù)本發(fā)明，由于向MOS晶體管的源極輸入測(cè)定電壓的電流，所以起到可提供能 夠直接比較各種電源電壓的電壓比較電路的效果。


圖1是表示本發(fā)明的第I實(shí)施方式的電壓比較電路的概略結(jié)構(gòu)的一個(gè)例子的電路圖。圖2是表示本發(fā)明的第I實(shí)施方式的輸出結(jié)果的圖。圖3是表示本發(fā)明的第I實(shí)施方式的電壓比較電路的變形例的電路圖。圖4是表示本發(fā)明的第2實(shí)施方式的電壓比較電路的概略結(jié)構(gòu)的一個(gè)例子的電路圖。圖5是表示本發(fā)明的第2實(shí)施方式的電壓比較電路的變形例的電路圖。圖6是表示一般已知的電壓比較電路的概略結(jié)構(gòu)的一個(gè)例子的電路圖。
具體實(shí)施例方式[第I實(shí)施方式]以下，參照附圖，對(duì)本實(shí)施方式的電壓比較電路進(jìn)行說明。圖1表示本實(shí)施方式的電壓比較電路的概略結(jié)構(gòu)的一個(gè)例子。在圖1所示的本實(shí)施方式的電壓比較電路100中，在前級(jí)設(shè)置有第一 PMOS晶體管12，該第一 PMOS晶體管12構(gòu)成為源極SI與電源電壓為VDDl的第I電源連接，且漏極Dl以及柵極Gl短路從而成為所謂的二極管連接，在飽和區(qū)域動(dòng)作。另外，在本實(shí)施方式的電壓比較電路100的前級(jí)設(shè)置有第一 NMOS晶體管14，該第一 NMOS晶體管14的漏極D2在節(jié)點(diǎn)I與第一 PMOS晶體管12的漏極Dl連接，且源極S2與接地電位VSS連接，向柵極G2供給偏置電壓VBNl。而且，在下一級(jí)設(shè)置有第二 PMOS晶體管16，該第二 PMOS晶體管16的源極S3與電源電壓為VDD2的第2電源連接，柵極G3在節(jié)點(diǎn)I與第一 PMOS晶體管12的漏極Dl連接，且閾值電壓以及電流能力與第一 PMOS晶體管12相同。另外，在上述的下一級(jí)設(shè)置有第二 NMOS晶體管22，該第二 NMOS晶體管22的漏極D4在節(jié)點(diǎn)2與第二 PMOS晶體管16的漏極D3連接，源極S4與接地電位VSS連接，向柵極G4供給偏置電壓VBNl，且閾值電壓以及電流能力與第一 NMOS晶體管14相同。這些第一 NMOS晶體管14以及第二 NMOS晶體管22具備作為恒流源的功能。另外，后級(jí)是具有柵極G5與第二 PMOS晶體管16的漏極D3連接的反相器PMOS晶體管28以及柵極G6與第二 PMOS晶體管16的漏極D3連接的反相器NMOS晶體管30的CMOS反相器26。在CMOS反相器26中，向PMOS晶體管28的源極S5供給VDD2，反相器NMOS晶體管30的源極S6與接地電位VSS連接，并且使反相器PMOS晶體管28的漏極D5和反相器NMOS晶體管30的漏極D6連接，將該連接的連接點(diǎn)作為輸出端32。設(shè)置在本實(shí)施方式的電壓比較電路100的前級(jí)的第一 PMOS晶體管12構(gòu)成為通過使漏極Dl與柵極Gl短路，成為所謂的二極管連接，在飽和區(qū)域進(jìn)行動(dòng)作，所以在第一 PMOS晶體管12中，柵源極電壓亦即VGS12和漏源極電壓亦即VDS12相等。另外，二極管連接的第一 PMOS晶體管12作為具有所希望的接通電阻的電阻元件動(dòng)作，具備調(diào)整節(jié)點(diǎn)I的電壓的電壓調(diào)整單元的功能。另外，在本實(shí)施方式的電壓比較電路100的前級(jí)中，使第一 PMOS晶體管12和第一NMOS晶體管14互補(bǔ)連接。因此，在第一 PMOS晶體管12以及第一 NMOS晶體管14形成飽和區(qū)域的情況下，在第一 PMOS晶體管12以及第一 NMOS晶體管14流過相同的電流。在本實(shí)施方式的電壓比較電路100的下一級(jí)中，也使第二 PMOS晶體管16和第二NMOS晶體管22互補(bǔ)連接，所以在第二 PMOS晶體管16以及第二 NMOS晶體管22形成飽和區(qū)域的情況下，在第二 PMOS晶體管16以及第二 NMOS晶體管22流過相同的電流。在本實(shí)施方式中，由于使第一 PMOS晶體管12的漏極Dl和柵極Gl短路，所以如上所，VGS12 = VDS12。因此，在將第一 PMOS晶體管12的漏極Dl的電壓設(shè)為VD1的情況下，第一 PMOS晶體管12的柵源極電壓VGS12通過以下式(I)表示。VGS12 = VD1 - VDD1- (I)由于第二 PMOS晶體管16的柵極與第一 PMOS晶體管12的漏極Dl連接，所以第二PMOS晶體管16的柵源極電壓VGS16通過以下式(2)表示。Vgsi6 = VD1-VDDswG)另外，若將第一 PMOS晶體管12的閾值電壓設(shè)為VT，則在飽和區(qū)域，流過第一 PMOS晶體管12的電流Id12通過以下式(3)以及(4)求出。Id12 = KpW / L (VGS12 — VT)2...(3)Κρ=1/2.μ.Cos...(4)上述式(3)中的W是反型層(inversion layer)的寬度,L是反型層的長(zhǎng)度,式(4)中的μ是電子的遷移率，Cos是單位面積的柵極氧化膜的容量。 另外，若將上述式(I)代入上述式(3 )，則能夠得到以下式(5 )。Id12 = KpW / L (VDDI — VD1 + VT) 2...(5)另外，流過閾值電壓與第一 PMOS晶體管12相同的第二 PMOS晶體管16的電流Id16在飽和區(qū)域通過以下式(6)求出。Id16 = KpW / L (VGS16 — VT) 2...(6)另外，若將上述式(2 )代入上述式(6 )，則能夠得到以下式(7 )。Id16 = KpW / L (VDD2 — VD1 + VT) 2...(7)這里，若VDDl > VDD2，則通過式(5)得到的Id12與通過式(7)得到的Id16相比較大。在第二 PMOS晶體管16不會(huì)流充分的電流，其結(jié)果，使第二 PMOS晶體管16的漏極D3的電壓亦即VD2tl降低。另外，在VDDl < VDD2的情況下，通過式(7)得到的Id16與通過式(5)得到的Id12相比較大。在第二 PMOS晶體管16流充分的電流，其結(jié)果，第二 PMOS晶體管16的漏極D3的電壓亦即VD2q提聞。并且，通過將VD2tl輸入至CMOS反相器26，得到圖2所示的輸出結(jié)果。在VD2tl降低的情況下，反相器PMOS晶體管28導(dǎo)通，輸出端32輸出VDD2。在VD2tl提高的情況下，反相器NMOS晶體管30導(dǎo)通，輸出端32輸出約OV的接地電位 vss。通過判定輸出端32的電壓是VDD2還是接地電位VSS，能夠比較VDDl和VDD2的電壓。本實(shí)施方式的電壓比較電路100與圖6所示的一般的電壓比較電路相比部件件數(shù)少，所以能夠縮小整個(gè)電路的面積，其結(jié)果，能夠降低消耗電力，進(jìn)行低電壓的動(dòng)作。而且，由于部件件數(shù)少，能夠使各元件接近安裝，所以與圖6所示的電壓比較電路60相比，溫度變化引起的對(duì)各部件的影響以及各部件的性能的偏差的影響較小。另外，本實(shí)施方式的電壓比較電路100是基于通過上述式(5)計(jì)算出的流過第一PMOS晶體管12的電流Id12和通過上述式(7)計(jì)算出的流過第二 PMOS晶體管16的電流Id16，來比較VDDl和VDD2的電壓的電路。若第一 PMOS晶體管12以及第二 PMOS晶體管16的閾值電壓以及電流能力相同，并且第一 NMOS晶體管14以及第二 NMOS晶體管22的閾值電壓以及電流能力相同，則能夠進(jìn)行基于電流Id12和電流Id16的電壓的比較，所以即便溫度變化或者電壓變動(dòng)，也能夠高精度地進(jìn)行VDDl和VDD2的電壓的比較。在本實(shí)施方式中，采用圖1所示的構(gòu)成，為了高精度地進(jìn)行VDDl和VDD2的電壓的比較，優(yōu)選設(shè)置為盡量使第一 PMOS晶體管12和第二 PMOS晶體管16接近，并且盡量使第一NMOS晶體管14和第二 NMOS晶體管22接近。另外，在集成電路安裝本實(shí)施方式的電源比較電路的情況下，通過適當(dāng)?shù)嘏渲锰摂MMOS，能夠抑制本實(shí)施方式的電源比較電路的各元件的偏差。另外若可能，也可以通過使各元件為公用重心型(CommonCentroid)的配置，來消除各兀件的偏差。另外，本實(shí)施方式的電壓比較電路100也能夠比較VDDl以及VDD2等電源電壓以外的電壓。圖3是表示本實(shí)施方式的電壓比較電路的變形例的圖。在圖3所示的電壓比較電路102中，需要使電壓Vl為第一 PMOS晶體管12的漏極Dl的電壓VD1和第一 NMOS晶體管14的過驅(qū)動(dòng)電壓VOV14的和以上。另外，若將第一 PMOS晶體管12的閾值電壓設(shè)為VT，則認(rèn)為形成飽和區(qū)域的第一PMOS晶體管12的VD1為從Vl降低了 VT土 α的電壓。其中，α是流過第三NMOS晶體管42的電流的變化所引起的測(cè)量上的VT的變化。因此，需要使電壓Vl滿足以下式(Α)。Vl > (VT土 α ) — VOV14- (A)并且，為了能夠驅(qū)動(dòng)后級(jí)的CMOS反相器26，需要使V2為能夠驅(qū)動(dòng)CMOS反相器26的電壓以上。其中，能夠驅(qū)動(dòng)CMOS反相器26的電壓是超過構(gòu)成CMOS反相器26的反相器PMOS晶體管28以及反相器NMOS晶體管30的各個(gè)的閾值電壓中值較大的一方的閾值電壓的電壓。如以上說明，根據(jù)本實(shí)施方式以及其變形例，能夠提供可直接比較各種電源電壓的電壓比較電路。[第2實(shí)施方式]
以下，參照附圖，對(duì)本實(shí)施方式的電壓比較電路進(jìn)行說明。圖4表示本實(shí)施方式的電壓比較電路的概略結(jié)構(gòu)的一個(gè)例子。圖4所示的本實(shí)施方式的電壓比較電路104為使第I實(shí)施方式的電壓比較電路100倒置的構(gòu)成。在本實(shí)施方式的電壓比較電路104的前級(jí)設(shè)置有第三NMOS晶體管42，該第三NMOS晶體管42構(gòu)成為源極S8與接地電位VSSl連接，且通過使漏極D8以及柵極G8短路，成為所謂的二極管連接，在飽和區(qū)域進(jìn)行動(dòng)作。另外，在本實(shí)施方式的電壓比較電路104的前級(jí)設(shè)置有第三PMOS晶體管44，該第三PMOS晶體管44的漏極D7在節(jié)點(diǎn)I與第三NMOS晶體管42的漏極D8連接，且源極S7與電源電壓為VDDl的電源連接，向柵極G7供給偏置電壓VBPl。另外，在下一級(jí)設(shè)置有第四NMOS晶體管46，該第四NMOS晶體管46的源極SlO與接地電位VSS2連接，柵極GlO在節(jié)點(diǎn)I與第三NMOS晶體管42的漏極D8連接，并且閾值電壓以及電流能力與第三NMOS晶體管42相同。另外，在上述的下一級(jí)設(shè)置有第四PMOS晶體管52，該第四PMOS晶體管52的漏極D9在節(jié)點(diǎn)2與第四NMOS晶體管46的漏極DlO連接，源極S9與電源電壓為VDDl的電源連接，向柵極G9供給偏置電壓VBP1，并且閾值電壓以及電流能力與第三PMOS晶體管44相同。另外，后級(jí)是具有柵極11與第四NMOS晶體管46的漏極DlO連接的反相器PMOS晶體管28以及柵極G12與第四NMOS晶體管46的漏極DlO連接的反相器NMOS晶體管30的CMOS反相器56。CMOS反相器56除了反相器PMOS晶體管28的源極Sll與電源電壓為VDDl的電源連接，反相器NM OS晶體管30的源極S12與接地電位VSS2連接以外，與第I實(shí)施方式的電壓比較電路100的CMOS反相器26相同，所以省略詳細(xì)的說明。另外，在本實(shí)施方式的電壓比較電路104的前級(jí)中，使第三PMOS晶體管44和第三NMOS晶體管42互補(bǔ)連接。因此，在第三PMOS晶體管44以及第三NMOS晶體管42形成有飽和區(qū)域的情況下，在第三PMOS晶體管44以及第三NMOS晶體管42流相同的電流。由于在本實(shí)施方式的電壓比較電路104的下一級(jí)中，也使第四PMOS晶體管52和第四NMOS晶體管46互補(bǔ)連接，所以在第四PMOS晶體管52以及第四NMOS晶體管46形成有飽和區(qū)域的情況下，在第四PMOS晶體管52以及第四NMOS晶體管46流相同的電流。在本實(shí)施方式中，由于使第三NMOS晶體管42的漏極D8和柵極G8短路，所以若將第三NMOS晶體管42的柵源極電壓設(shè)為VGS42，將第三NMOS晶體管42的漏源極電壓設(shè)為VDS42，則 VGS42 = VDS42。因此，在將漏極D8的電壓設(shè)為VD8的情況下，第三NMOS晶體管42的柵源極電壓VGS42通過以下式(8)表示。VGS42 = VD8 — VSSI…(8)由于第四NMOS晶體管46的柵極GlO與第三NMOS晶體管42的漏極D8連接，第四NMOS晶體管46的源極SlO與接地電位VSS2連接，所以第四NMOS晶體管46的柵源極電壓VGS46通過以下式(9)表示。VGS46 = VD8 — VSS2…(9)另外，若將第三NMOS晶體管42以及第四NMOS晶體管46的閾值電壓設(shè)為Vt，則流過第三NMOS晶體管42的電流Id42在飽和區(qū)域通過以下式(10)求出。
Id42 = KpW / L (VSS1 — VD8 + Vt) 2...(10)同樣，流過第四NMOS晶體管46的電流Id46在飽和區(qū)域通過以下式(11)求出。Id46 = KpW / L (VSS2 — VD8 + Vt) 2...(11)這里，在VSSl < VSS2的情況下，通過式(11)得到的Id46與通過式(10)得到的Id42相比較大。在第四NMOS晶體管46流充分的電流，具有負(fù)電荷的電子從第四NMOS晶體管46的源極SlO朝向漏極DlO移動(dòng)。其結(jié)果，第四NMOS晶體管46的漏極DlO的電壓亦即VDltl降低。另外，若VSSl > VSS2，則通過式(10)得到的Id42與通過式(11)得到的Id46相比較大。在第四NMOS晶體管46不會(huì)流充分的電流，電子不會(huì)從第四NMOS晶體管46的源極SlO朝向漏極DlO充分移動(dòng)。其結(jié)果，與上述的VSSl < VSS2的情況相比，第四NMOS晶體管46的漏極DlO的電壓亦即VDltl變高。漏極DlO輸出的電流被輸入至CMOS反相器56，在漏極DlO的電壓亦即VDltl高的情況下，即在VSSl > VSS2的情況下，從輸出端32輸出VSS2，在漏極DlO的電壓亦即VDltl低的情況下，即在VSSl < VSS2的情況下，從輸出端32輸出VDD1。如以上所述，根據(jù)本實(shí)施方式，還能夠判定不同的VSS的電位的高低。另外，本實(shí)施方式的電壓比較電路104還能夠比較VSSl以及VSS2以外的電壓。圖5是表示本實(shí)施方式的電壓比較電路的變形例的圖。在圖5所示的電壓比較電路106中，在將第三NMOS晶體管42的漏極D8的電壓設(shè)為VD8,將第三PMOS晶體管44的過驅(qū)動(dòng)電壓設(shè)為VOV44的情況下，需要使VDDl — Vl為VD8 + VOV44以上的電壓。另外，若將第三NMOS晶體管42的閾值電壓設(shè)為Vt，則認(rèn)為形成有飽和區(qū)域的第三NMOS晶體管42的VD8為從VDDl降低了 Vt ± α的電壓。此外，α是流過第三NMOS晶體管42的電流的變化所引起的測(cè)量上的Vt的變化。根據(jù)以上所述，需要使Vl滿足以下的式(B)的關(guān)系。Vl > VDDl — (Vt土 α ) — VOV44- (B)并且，為了能夠驅(qū)動(dòng)后級(jí)的CMOS反相器56，需要使VDDl和V2的電位差為能夠驅(qū)動(dòng)設(shè)置于后級(jí)的CMOS反相器56的電壓以上。能夠驅(qū)動(dòng)CMOS反相器56的電壓是超過構(gòu)成CMOS反相器56的反相器PMOS晶體管28以及反相器NMOS晶體管30的各個(gè)的閾值電壓中值較大的一方的閾值電壓的電壓。因此，在將構(gòu)成CMOS反相器56的MOS晶體管的值較大的一方的閾值電壓設(shè)為Vti的情況下，需要使V2滿足以下式(C)。V2 > VDDl — Vt1- (C)如以上說明，根據(jù)本實(shí)施方式，能夠判定2個(gè)VSS的電位差，并且能夠進(jìn)行作為接地電壓的2個(gè)電源的電壓判定。另外，在本實(shí)施方式中說明的電壓比較電路100、電壓比較電路102、電壓比較電路104以及電壓比較電路106等的構(gòu)成、動(dòng)作等是一個(gè)例子，在不脫離本發(fā)明的主旨的范圍內(nèi)，當(dāng)然能夠根據(jù)狀況進(jìn)行變更。
例如，在第I實(shí)施方式以及第2實(shí)施方式中使用一般的M0S，但通過利用各元件進(jìn)行共源共柵連接，精度會(huì)進(jìn)一步提高。符號(hào)說明1、2…節(jié)點(diǎn)；12…第一 PMOS晶體管；14...第一 NMOS晶體管；16…第二 PMOS晶體管；22...第二 NMOS晶體管；26*“CM0S反相器；28...反相器PMOS晶體管；30...反相器NMOS晶體管;32…輸出端;42…第三NMOS晶體管;44…第三PMOS晶體管;46…第四NMOS晶體管；52…第四PMOS晶體管;56…CMOS反相器;60…電壓比較電路;100、102、104、106…電壓比較電路。`
權(quán)利要求
1.一種電壓比較電路，其特征在于，具備: 連接于第I電位供給線和第I節(jié)點(diǎn)之間的電壓調(diào)整單元； 連接于所述第I節(jié)點(diǎn)和固定電位供給線之間的第I恒流源； 連接于第2電位供給線和第2節(jié)點(diǎn)之間，且根據(jù)與控制端子連接的所述第I節(jié)點(diǎn)的電壓動(dòng)作的開關(guān)元件； 連接于所述第2節(jié)點(diǎn)和所述固定電位供給線之間的第2恒流源。
2.根據(jù)權(quán)利要求1所述的電壓比較電路，其特征在于， 所述電壓調(diào)整單元具備第一 PMOS晶體管，所述第一 PMOS晶體管具有與所述第I電位供給線連接的源極，并將漏極以及柵極短路而在飽和區(qū)域動(dòng)作。
3.根據(jù)權(quán)利要求1或者2所述的電壓比較電路，其特征在于， 所述開關(guān)元件具備第二 PMOS晶體管，所述第二 PMOS晶體管具有與所述第2電位供給線連接的源極以及與所述第I節(jié)點(diǎn)連接的作為所述控制端子的柵極。
4.根據(jù)權(quán)利要求1 3中的任意一項(xiàng)所述的電壓比較電路，其特征在于， 所述電壓調(diào)整單元和所述開關(guān)元件相鄰配置。
5.根據(jù)權(quán)利要求1 4中的任意一項(xiàng)所述的電壓比較電路，其特征在于， 所述電壓調(diào)整單元由第一 PMOS晶體管構(gòu)成，所述開關(guān)元件由第二 PMOS晶體管構(gòu)成，且該第一 PMOS晶體管和該第二 PMOS晶體管構(gòu)成為閾值電壓以及電流能力相等。
6.根據(jù)權(quán)利要求1 4中的任意一項(xiàng)所述的電壓比較電路，其特征在于， 所述第I恒流源具備第一 NMOS晶體管，所述第一 NMOS晶體管的漏極與所述第I節(jié)點(diǎn)連接，且具有接地的源極，柵極被供給偏置電壓， 所述第2恒流源具備第二 NMOS晶體管，所述第二 NMOS晶體管的漏極與所述第2節(jié)點(diǎn)連接，且具有接地的源極，柵極被供給所述偏置電壓。
7.根據(jù)權(quán)利要求6所述的電壓比較電路，其特征在于， 所述第一 NMOS晶體管和所述第二 NMOS晶體管構(gòu)成為閾值電壓以及電流能力相等。
8.根據(jù)權(quán)利要求1所述的電壓比較電路，其特征在于， 所述電壓調(diào)整單元具備第三NMOS晶體管，所述第三NMOS晶體管具有與所述第I電位供給線連接的源極，并將漏極以及柵極短路而在飽和區(qū)域動(dòng)作。
9.根據(jù)權(quán)利要求1或者8所述的電壓比較電路，其特征在于， 所述開關(guān)元件具備第四NMOS晶體管，所述第四NMOS晶體管具有與第2電位供給線連接的源極以及與所述第I節(jié)點(diǎn)連接的作為所述控制端子的柵極。
10.根據(jù)權(quán)利要求1、8或者9所述的電壓比較電路，其特征在于， 所述電壓調(diào)整單元和所述開關(guān)元件相鄰配置。
11.根據(jù)權(quán)利要求1或者8 10中的任意一項(xiàng)所述的電壓比較電路，其特征在于， 所述電壓調(diào)整單元由第三NMOS晶體管構(gòu)成，所述開關(guān)元件由第四NMOS晶體管構(gòu)成，且該第三NMOS晶體管和該第四NMOS晶體管構(gòu)成為閾值電壓以及電流能力相等。
12.根據(jù)權(quán)利要求1或者8 10中的任意一項(xiàng)所述的電壓比較電路，其特征在于， 所述第I恒流源具備第三PMOS晶體管， 所述第三PMOS晶體管的漏極與所述第I節(jié)點(diǎn)連接，且具有與第3電位供給線連接的源極，柵極被供給偏置電壓， 所述第2恒流源具備第四PMOS晶體管，所述第四PMOS晶體管的漏極與所述第2節(jié)點(diǎn)連接，且具有與所述第3電位供給線連接的源極，柵極被供給所述偏置電壓。
13.根據(jù)權(quán)利要求12所述的電壓比較電路，其特征在于， 所述第三PMOS晶體管 和所述第四PMOS晶體管構(gòu)成為閾值電壓以及電流能力相等。
全文摘要
本發(fā)明涉及電壓比較電路，該電壓比較電路直接比較電源電壓。具備連接于VDD1和節(jié)點(diǎn)(1)之間的第一PMOS晶體管(12)；連接于節(jié)點(diǎn)(1)和VSS之間的第一NMOS晶體管(14)；連接于VDD2和節(jié)點(diǎn)(2)之間，且根據(jù)與柵極(G3)連接的節(jié)點(diǎn)(1)的電壓動(dòng)作的第二PMOS晶體管(16)；連接于節(jié)點(diǎn)(2)和VSS之間的第二NMOS晶體管(22)，利用CMOS反相器(26)判定節(jié)點(diǎn)(2)的電壓。
文檔編號(hào)G01R19/165GK103185830SQ201210585298
公開日2013年7月3日 申請(qǐng)日期2012年12月28日 優(yōu)先權(quán)日2011年12月29日
發(fā)明者巖佐洋助 申請(qǐng)人:拉碧斯半導(dǎo)體株式會(huì)社