專利名稱：基于直接數(shù)字式頻率合成器dds的低頻數(shù)控信號發(fā)生器的制作方法
技術領域：
本實用新型涉及一種新型的低頻數(shù)控信號發(fā)生裝置，具體涉及一種基于直接數(shù)字式頻率合成器DDS的低頻數(shù)控信號發(fā)生器。
背景技術：
在一些電子設備的電路板故障檢測儀中，往往需要頻率、幅度都能由計算機自動調(diào)節(jié)的信號源。采用諸如MAX038信號發(fā)生器芯片外加電阻及切換開關等器件雖然也能調(diào)節(jié)頻率和幅度，但這種調(diào)節(jié)是離散的，且電路復雜，使用不方便。信號發(fā)生器(signal generator)又稱信號源或振蕩器，在生產(chǎn)實踐和科技領域中有著廣泛的應用。各種波形曲線均可以用三角函數(shù)方程式來表示。能夠產(chǎn)生多種波形，如三角波、鋸齒波、矩形波(含方波)、正弦波的電路被稱為函數(shù)信號發(fā)生器。函數(shù)信號發(fā)生器在電路實驗和設備檢測中具有十分廣泛的用途。例如在通信、廣播、電視系統(tǒng)中，都需要射頻 (高頻)發(fā)射，這里的射頻波就是載波，把音頻(低頻)、視頻信號或脈沖信號運載出去，就需要能夠產(chǎn)生高頻的振蕩器。在工業(yè)、農(nóng)業(yè)、生物醫(yī)學等領域內(nèi)，如高頻感應加熱、熔煉、淬火、超聲診斷、核磁共振成像等，都需要功率或大或小、頻率或高或低的振蕩器?，F(xiàn)在所用分立元件組成的函數(shù)發(fā)生器通常是單函數(shù)發(fā)生器且頻率不高，其工作不很穩(wěn)定，不易調(diào)試。可以由晶體管、運放IC等通用器件制作，更多的則是用專門的函數(shù)信號發(fā)生器IC產(chǎn)生。利用單片集成芯片的函數(shù)發(fā)生器能產(chǎn)生多種波形，達到較高的頻率，且易于調(diào)
試ο利用專用直接數(shù)字合成直接數(shù)字式頻率合成器DDS芯片的函數(shù)發(fā)生器能產(chǎn)生任意波形并達到很高的頻率。但成本較高。我們長期使用的信號發(fā)生器，大部分是由模擬電路構成的，這類儀器作為信號源， 頻率可達上百MHz，在高頻范圍內(nèi)其頻率穩(wěn)定性高、可調(diào)性好。但用于低頻信號輸出時，它所需要的RC值很大，參數(shù)準確度難以保證。而且其體積大，損耗也大。發(fā)明內(nèi)容本實用新型的目的是提供一種采用一片F(xiàn)PGA和TLC5602數(shù)模轉換芯片組成的智能數(shù)字式低頻信號發(fā)生器；按用戶的需要，選擇運行不同的程序，將會得到不同的波形信號；再在TLC5602輸出端加上一些電壓變換電路以及放大整形電路，就完成了一個頻率可調(diào)的多功能信號發(fā)生器。上述的目的通過以下的技術方案實現(xiàn)一種基于直接數(shù)字式頻率合成器DDS的低頻數(shù)控信號發(fā)生器，其組成包括現(xiàn)場可編程門陣列FPGA處理器CPUl，所述的現(xiàn)場可編程門陣列FPGA處理器CPUl —端連接顯示器液晶顯示控制器IXD12864、矩陣鍵盤和PC機接口，所述的現(xiàn)場可編程門陣列FPGA處理器 CPUl另一端連接內(nèi)存儲器隨機存儲器RAM，所述的現(xiàn)場可編程門陣列FPGA處理器CPUl連接外存儲器電信號擦除的可編程只讀存儲器EEPR0M，所述的內(nèi)存儲器隨機存儲器RAM連接嵌入式處理器CPU2，所述的嵌入式處理器CPU2連接數(shù)模轉換器D/A，所述的數(shù)模轉換器D/ A連接波形處理電路。所述的基于直接數(shù)字式頻率合成器DDS的低頻數(shù)控信號發(fā)生器，由所述的現(xiàn)場可編程門陣列FPGA處理器CPUl與所述的內(nèi)存儲器隨機存儲器RAM和所述的嵌入式處理器 CPU2組成最小系統(tǒng)FPGA，所述的最小系統(tǒng)FPGA連接PC機通信接口電路。所述的基于直接數(shù)字式頻率合成器DDS的低頻數(shù)控信號發(fā)生器，所述的最小系統(tǒng) FPGA連接輸入電路、顯示電路和電信號擦除的可編程只讀存儲器EEPROM存儲器的電路；所述的數(shù)模轉換器D/A連接靜態(tài)隨機存儲器電路。所述的基于直接數(shù)字式頻率合成器DDS的低頻數(shù)控信號發(fā)生器，所述的最小系統(tǒng) FPGA包括時鐘及復位電路、配置與下載電路、電源部分電路和存儲器動態(tài)隨機存儲器電路。所述的基于直接數(shù)字式頻率合成器DDS的低頻數(shù)控信號發(fā)生器，所述的靜態(tài)隨機存儲器電路包括濾波器電路，所述的濾波器電路連接前信號放大電路，所述的前信號放大電路連接后信號放大電路，所述的后信號放大電路連接驅動電路。有益效果1.本實用新型操作方便，波形精度高，功能多，體積小，可擴展性強.2.本實用新型采用直接數(shù)字合成芯片直接數(shù)字式頻率合成器DDS及外加D/A轉換芯片構成的可控信號源，可產(chǎn)生正弦波、調(diào)頻波、調(diào)幅波及方波等，并且其信號的頻率和幅度可由微機來精確控制，調(diào)節(jié)非常方便。3.本實用新型的電子系統(tǒng)的集成化，不僅可使系統(tǒng)的體積小、重量輕且功耗低，更重要的是可使系統(tǒng)的可靠性大大提高。4.本實用新型采用的直接數(shù)字式頻率合成器直接數(shù)字式頻率合成器DDS具有低成本、低功耗、高分辨率和快速轉換時間等優(yōu)點，廣泛使用在電信與電子儀器領域，是實現(xiàn)設備全數(shù)字化的一個關鍵技術。5.本實用新型采用的直接數(shù)字式頻率合成器直接數(shù)字式頻率合成器DDS具有頻率分辨率高，輸出頻點多，可達N個頻點(N為相位累加器位數(shù))；直接數(shù)字式頻率合成器 DDS output頻率切換速度快，可達us量級；頻率切換時相位連續(xù)；可以輸出寬帶正交信號； 輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用；可以產(chǎn)生任意波形；全數(shù)字化實現(xiàn)，便于集成，體積小，重量輕。


附圖1是本產(chǎn)品的結構框圖。附圖2是附圖1中時鐘及復位電路圖。附圖3是附圖1中配置與下載電路圖。附圖4是附圖1中電源部分電路圖。附圖5是附圖1中存儲器動態(tài)隨機存儲器電路圖。附圖6是附圖1中靜態(tài)隨機存儲器電路圖。附圖7是附圖1中輸入電路圖。附圖8是附圖1中顯示電路圖。附圖9是附圖1中PC機通信接口電路。附圖10是附圖1中電信號擦除的可編程只讀存儲器EEPROM存儲器的電路圖。
4[0036]附圖11是附圖1中前信號放大電路圖。附圖12是附圖1中后信號放大電路圖。附圖13是附圖1中驅動電路圖。根據(jù)電子線路制圖規(guī)定，相同標號的電路之間具有連接關系。
具體實施方式
實施例1 一種基于直接數(shù)字式頻率合成器DDS的低頻數(shù)控信號發(fā)生器，其組成包括現(xiàn)場可編程門陣列FPGA處理器1CPU1，所述的現(xiàn)場可編程門陣列FPGA處理器1，型號CPUl — 端連接顯示器2，型號液晶顯示控制器IXD12864、矩陣鍵盤3和PC機接口 4，所述的現(xiàn)場可編程門陣列FPGA處理器CPUl另一端連接內(nèi)存儲器5隨機存儲器RAM，所述的現(xiàn)場可編程門陣列FPGA處理器CPUl連接外存儲器6電信號擦除的可編程只讀存儲器EEPR0M，所述的內(nèi)存儲器隨機存儲器RAM連接嵌入式處理器7，型號CPU2，所述的嵌入式處理器CPU2連接數(shù)模轉換器D/A8，所述的數(shù)模轉換器D/A連接波形處理電路9。實施例2 實施例1所述的基于直接數(shù)字式頻率合成器DDS的低頻數(shù)控信號發(fā)生器，由所述的現(xiàn)場可編程門陣列FPGA處理器CPUl與所述的內(nèi)存儲器隨機存儲器RAM和所述的嵌入式處理器CPU2組成最小系統(tǒng)FPGA，所述的最小系統(tǒng)FPGA連接PC機通信接口電路10。實施例3 實施例1所述的基于直接數(shù)字式頻率合成器DDS的低頻數(shù)控信號發(fā)生器，所述的最小系統(tǒng)FPGA連接輸入電路11、顯示電路12和電信號擦除的可編程只讀存儲器EEPROM存儲器的電路13 ；所述的數(shù)模轉換器D/A連接靜態(tài)隨機存儲器電路14。實施例4 實施例1或3所述的基于直接數(shù)字式頻率合成器DDS的低頻數(shù)控信號發(fā)生器，所述的最小系統(tǒng)FPGA包括時鐘及復位電路15、配置與下載電路16、電源部分電路17和存儲器動態(tài)隨機存儲器電路18。實施例5 實施例3所述的基于直接數(shù)字式頻率合成器DDS的低頻數(shù)控信號發(fā)生器，所述的靜態(tài)隨機存儲器電路包括濾波器電路19，所述的濾波器電路連接前信號放大電路20，所述的前信號放大電路連接后信號放大電路21，所述的后信號放大電路連接驅動電路22。實施例6:以上實施例所述的基于直接數(shù)字式頻率合成器DDS的低頻數(shù)控信號發(fā)生器，雙向箭頭表示外存儲器(電信號擦除的可編程只讀存儲器EEPR0M)與CPUl之間的數(shù)據(jù)傳輸，即 CPUl把處理的波形采樣數(shù)據(jù)傳送到電信號擦除的可編程只讀存儲器EEPROM保存，當需要顯示波形時，電信號擦除的可編程只讀存儲器EEPROM把波形采樣數(shù)據(jù)傳送給CPU1，CPU1把波形采樣數(shù)據(jù)傳送給隨機存儲器RAM，隨機存儲器RAM在把數(shù)據(jù)傳送給CPU2，CPU2把數(shù)據(jù)送給高速D/A并控制D/A把離散的數(shù)字量轉化成模擬量(即連續(xù)波形)，轉化后的波形傳送給波形處理電路，處理后的波形如果不滿足要求再傳送給總線，總線把未滿足要求的波形傳送給CPU2處理，直到滿足要求。當滿足要求后，總線把波形9傳送給CPU1，CPUl把波形傳送給液晶顯示控制器LCD12864 (液晶顯示器)顯示出來。鍵盤矩陣的作用是設置輸出波
5形的參數(shù)，這些參數(shù)傳送給CPUl處理。PC機接口把計算機控制參數(shù)傳送給CPU1，作用是完成控制器與上位機的數(shù)據(jù)傳輸。實施例7 以上實施例所述的基于直接數(shù)字式頻率合成器DDS的低頻數(shù)控信號發(fā)生器，附圖 2是時鐘及復位電路圖，其中EP2C8Q208C8就是FPGA處理器，管腳CLKO和CLK4接時鐘電路，管腳CLK7接復位電路。附圖3是配置與下載電路圖，其中FPGA芯片的管腳TD0、TMS、TDK、TDI分別接JTAG 芯片的管腳TD0、TMS、TCK、TDI。按鍵S2是下載電路的復位鍵接FPGA的nCONFIG管腳，LED 燈是顯示下載電路的工作狀態(tài)是否正常，接FPGA的C0NF_D0NE管腳。附圖4是電源部分電路圖，主要對FPGA芯片提供電源。附圖5是存儲器動態(tài)隨機存儲器電路圖，F(xiàn)PGA最小系統(tǒng)的外動態(tài)存儲芯片，最為大量數(shù)據(jù)存儲的緩沖區(qū)，最為FPGA處理器與外設接口進行數(shù)據(jù)處理的緩沖區(qū)，其管腳分別接入FPGA芯片對應的管腳。附圖6是靜態(tài)隨機存儲器電路圖，F(xiàn)PGA最小系統(tǒng)的內(nèi)部存儲器，最為FPGA處理器內(nèi)部數(shù)據(jù)存儲；其管腳與FPGA管腳對應相接。附圖7是輸入電路圖，作用是完成波形參數(shù)的設置。其管腳C0L(TC0L4分別接在 FPGA芯片對應的管腳上。附圖8是顯示電路圖，作用是顯示要輸出胡波形和參數(shù)。其管腳液晶顯示控制器 IXDRS、液晶顯示控制器IXDRW、液晶顯示控制器IXDE、液晶顯示控制器IXDI0(TLECI07分別接FPGA芯片對應的管腳。附圖9是PC機通信接口電路，作用是是FPGA芯片與PC機進行通信。其管腳SIGNALA、SIGNALB分別接LED指示燈用來標明通信的工作狀態(tài)是否正常，管腳RXDIN、 TXDOUT分別接FPGA對應的管腳。附圖10是電信號擦除的可編程只讀存儲器EEPROM存儲器的電路圖，管腳CCLK、 CSDA分別接入FPGA芯片對應的管腳。附圖11是中前信號放大電路圖，作用是對高速D/A轉換的模擬信號進行濾波，其管腳SIN2接高速D/A轉換電路的Sim管腳。附圖12是后信號放大電路圖，作用是對于濾波電路處理的信號進行放大處理。 信號放大電路1的管腳V0UT2+和V0UT2-分別接濾波電路的管腳V0UT2+和V0UT2-，管腳 VOUTl接信號放大電路的VOUTl管腳。附圖13是驅動電路圖，作用是對處理的信號具有穩(wěn)幅功能。其管腳V0UT2接信號放大電路2的管腳V0UT2管腳。
權利要求1.一種基于直接數(shù)字式頻率合成器DDS的低頻數(shù)控信號發(fā)生器，其組成包括現(xiàn)場可編程門陣列處理器，其特征是所述的現(xiàn)場可編程門陣列處理器一端連接顯示器液晶顯示控制器、矩陣鍵盤和PC機接口，所述的現(xiàn)場可編程門陣列處理器另一端連接內(nèi)存儲器隨機存儲器，所述的現(xiàn)場可編程門陣列處理器連接外存儲器電信號擦除的可編程只讀存儲器， 所述的內(nèi)存儲器隨機存儲器連接嵌入式處理器，所述的嵌入式處理器連接數(shù)模轉換器，所述的數(shù)模轉換器連接波形處理電路。
2.根據(jù)權利要求1所述的基于直接數(shù)字式頻率合成器DDS的低頻數(shù)控信號發(fā)生器，其特征是由所述的現(xiàn)場可編程門陣列處理器與所述的內(nèi)存儲器隨機存儲器和所述的嵌入式處理器組成最小系統(tǒng)，所述的最小系統(tǒng)連接PC機通信接口電路。
3.根據(jù)權利要求2所述的基于直接數(shù)字式頻率合成器DDS的低頻數(shù)控信號發(fā)生器，其特征是所述的最小系統(tǒng)連接輸入電路、顯示電路和電信號擦除的可編程只讀存儲器存儲器的電路；所述的數(shù)模轉換器連接靜態(tài)隨機存儲器電路。
4.根據(jù)權利要求1或2或3所述的基于直接數(shù)字式頻率合成器DDS的低頻數(shù)控信號發(fā)生器，其特征是所述的最小系統(tǒng)包括時鐘及復位電路、配置與下載電路、電源部分電路和存儲器動態(tài)隨機存儲器電路。
5.根據(jù)權利要求3所述的基于直接數(shù)字式頻率合成器DDS的低頻數(shù)控信號發(fā)生器，其特征是所述的靜態(tài)隨機存儲器電路包括濾波器電路，所述的濾波器電路連接前信號放大電路，所述的前信號放大電路連接后信號放大電路，所述的后信號放大電路連接驅動電路。
專利摘要基于直接數(shù)字式頻率合成器DDS的低頻數(shù)控信號發(fā)生器。在一些電子設備的電路板故障檢測儀中，往往需要頻率、幅度都能由計算機自動調(diào)節(jié)的信號源。本產(chǎn)品組成包括:現(xiàn)場可編程門陣列處理器(1)，所述的現(xiàn)場可編程門陣列處理器一端連接顯示器(2)液晶顯示控制器、矩陣鍵盤(3)和PC機接口(4)，所述的現(xiàn)場可編程門陣列處理器另一端連接內(nèi)存儲器(5)隨機存儲器，所述的現(xiàn)場可編程門陣列處理器連接外存儲器(6)電信號擦除的可編程只讀存儲器，所述的內(nèi)存儲器隨機存儲器連接嵌入式處理器(7)，所述的嵌入式處理器連接數(shù)模轉換器(8)，所述的數(shù)模轉換器連接波形處理電路(9)。本實用新型用于低頻數(shù)控信號發(fā)生器。
文檔編號G01R31/28GK202182933SQ20112022948
公開日2012年4月4日 申請日期2011年7月1日 優(yōu)先權日2011年7月1日
發(fā)明者馮福生, 馮秋霜, 張子紅, 王娟 申請人:黑龍江科技學院