專利名稱：一種面向同構(gòu)多核處理器的可測性設(shè)計方法
技術(shù)領(lǐng)域：
本發(fā)明涉及芯片測試技術(shù)領(lǐng)域，尤其涉及一種面向同構(gòu)多核處理器的可測性設(shè)計
方法。
背景技術(shù)：
隨著芯片規(guī)模的增大和實時處理要求的提高，單核處理器能力已難以滿足要求。 微電子技術(shù)的發(fā)展使得在單一芯片上集成多個處理器成為可能。根據(jù)內(nèi)含處理器核的種 類，多核處理器可以分為同構(gòu)多核處理器和異構(gòu)多核處理器兩種。而且隨著集成度的提高， 給芯片測試帶來了很大的困難，其困難主要表現(xiàn)在大的測試向量和長的測試時間上，使得 芯片的測試成本占據(jù)了整個芯片成本中很大的一部分。 為了縮短芯片的測試時間，縮減測試成本，可測性設(shè)計(Design ForTest， DFT)應(yīng) 運而生。可測性設(shè)計可廣泛地定義為為了全面降低測試的難度對一個給定的電路設(shè)計進 行修改，提高電路的可控制性和可觀測性?？煽刂菩允侵竿ㄟ^在電路輸入設(shè)定值，可以在電 路的每個節(jié)點建立一個特殊的信號值的能力?？捎^測性是指控制電路的輸入，通過電路的 輸出可以判斷電路任一節(jié)點的信號值的能力。 除了專用的可測性設(shè)計方法外，目前通常使用的有三種可測性設(shè)計方法內(nèi)建自 測試，邊界掃描，路徑掃描。三種方法都有各自的優(yōu)缺點。 內(nèi)建自測試測試向量都在電路內(nèi)部自動生成，通常采用偽隨機的生成方式。生成 測試碼代價小，但測試時間較長，對芯片面積有一定影響。 邊界掃描定義了一個四管腳或五管腳的測試訪問端口，一組寄存器和一個測試 訪問端口控制器。該方法比較容易擴展，但是需要增加的電路比較復(fù)雜。 路徑掃描將所有觸發(fā)器都替換為掃描觸發(fā)器，連成掃描鏈。優(yōu)勢是改動簡單，對 芯片面積影響相對較小。但是隨著電路復(fù)雜度的增加，所用到的觸發(fā)器數(shù)目不斷增長，長的 掃描鏈造成測試時間的增長。而且對于同構(gòu)多核處理器電路來說，無法像邊界掃描那樣旁 路掉其他的處理器核，導致測試其中某單個處理器核時所需時間較長。

發(fā)明內(nèi)容
( — )要解決的技術(shù)問題 有鑒于此，本發(fā)明的主要目的在于提供一種面向同構(gòu)多核處理器的可測性設(shè)計方 法，以減少測試時間，降低測試成本。
(二)技術(shù)方案為達到上述目的，本發(fā)明采用的技術(shù)方案如下 —種面向同構(gòu)多核處理器的可測性設(shè)計方法，該方法采用多條掃描鏈結(jié)構(gòu)，將每 個處理器核劃分為一條或多條掃描鏈，將外圍電路也劃分為一條或多條掃描鏈。
上述方案中，所述將每個處理器核劃分為一條或多條掃描鏈，將外圍電路也劃分 為一條或多條掃描鏈，具體包括
3
將單個處理器核劃分為一條或多條掃描鏈； 將由單個處理器核劃分的掃描鏈結(jié)構(gòu)運用于其他同構(gòu)的處理器核，實現(xiàn)多個處理 器核的劃分；以及 對外圍電路進行掃描鏈的劃分和優(yōu)化，使掃描鏈的長度與單個處理器核中掃描鏈 的長度相同。 上述方案中，所述每條掃描鏈均不跨越兩個處理器核。
上述方案中，所述每個處理器核的掃描鏈劃分都是相同的。
上述方案中，所述每條掃描鏈的長度大致相同。 上述方案中，所述同構(gòu)多核處理器有多個測試數(shù)據(jù)輸入端口和多個測試數(shù)據(jù)輸出 端口，支持并行掃描測試。 上述方案中，所述多個測試數(shù)據(jù)輸出端口進一步通過一個并串轉(zhuǎn)換單元使數(shù)據(jù)通
過一個端口輸出。(三)有益效果 從上述技術(shù)方案可以看出，本發(fā)明具有以下有益效果 1、利用本發(fā)明，在芯片測試時，測試數(shù)據(jù)由MXN+K個測試數(shù)據(jù)輸入端口輸入，進 行MXN+K條掃描鏈并行掃描，從而大大地縮短了測試時間。而且一部分掃描鏈是相同結(jié)構(gòu) 的，測試碼復(fù)雜度也減少，這些都能縮減測試成本。在測試同構(gòu)多核處理器中任一單核性能 時，只需選擇其中若干條掃描鏈，達到了 "旁路"其余處理器核的效果。 2、本發(fā)明提出的可測性設(shè)計方法可以使用在任何同構(gòu)多核處理器芯片上，不管芯 片中的核是CPU核，DSP核，還是其他。


圖1是同構(gòu)多核處理器電路的結(jié)構(gòu)示意圖；
圖2是本發(fā)明提出的多掃描鏈的結(jié)構(gòu)示意圖。
具體實施例方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，以下結(jié)合具體實施例，并參照 附圖，對本發(fā)明進一步詳細說明。 芯片在生產(chǎn)制造后，為了保證芯片的可靠運行，需要進行測試。而隨著集成電路的
越來越復(fù)雜，測試成本越來越高，所花費的時間也越來越長。這跟工業(yè)界想要的較短的上市
時間和較大的利潤形成了一個矛盾。所以必須在芯片的設(shè)計時就得考慮到有關(guān)測試的問
題，通過對電路做一定的修改使測試變得更加容易而又經(jīng)濟。本發(fā)明就提出了這樣一個行
之有效的方法。提出了一個面向同構(gòu)多核處理器的多掃描鏈并行掃描的結(jié)構(gòu)。目前有很多
EDA工具可以提供掃描鏈的插入，所以本發(fā)明很容易在電路設(shè)計中貫徹和實施。 本發(fā)明是一種面向同構(gòu)多核處理器的可測性設(shè)計方法，該方法采用多條掃描鏈結(jié)
構(gòu)，將每個處理器核劃分為一條或多條掃描鏈，將外圍電路也劃分為一條或多條掃描鏈。每
條掃描鏈都不會跨越兩個處理器核。每個處理器核的掃描鏈劃分都是一樣的。每條掃描鏈
的長度大致相仿。 其中，將每個處理器核劃分為一條或多條掃描鏈，將外圍電路也劃分為一條或多條掃描鏈，具體包括 將單個處理器核劃分為一條或多條掃描鏈； 將由單個處理器核劃分的掃描鏈結(jié)構(gòu)運用于其他同構(gòu)的處理器核，實現(xiàn)多個處理 器核的劃分；以及 對外圍電路進行掃描鏈的劃分和優(yōu)化，使掃描鏈的長度與單個處理器核中掃描鏈 的長度相同。 上述將每個處理器核按相同的策略和結(jié)構(gòu)劃分為一條或多條掃描鏈和將外圍電 路也劃分為一條或多條掃描鏈的過程，一般也可以稱之為同構(gòu)掃描鏈插入，是本發(fā)明的關(guān) 鍵。 根據(jù)本發(fā)明提出的可測性設(shè)計方法，所述同構(gòu)多核處理器有多個測試數(shù)據(jù)輸入端 口和多個測試數(shù)據(jù)輸出端口，支持同一組測試碼操作對多個處理器核的并行掃描測試，減 少同構(gòu)多核處理器芯片在測試設(shè)備上的掃描測試時間，從而節(jié)約了芯片的測試成本。所述 多個測試數(shù)據(jù)輸出端口可進一步通過一個并串轉(zhuǎn)換單元使數(shù)據(jù)通過一個端口輸出。
假設(shè)同構(gòu)多核處理器有M個處理器核，每一個處理器核劃分為N條掃描鏈，外圍電 路被劃分為K條掃描鏈，則整個同構(gòu)多核處理器芯片共有MXN+K條掃描鏈。同構(gòu)多核處理 器芯片有MXN+K個測試數(shù)據(jù)輸入端口，輸出的端口可以是MXN+K個，也可以通過并串轉(zhuǎn)換 單元使輸出數(shù)據(jù)通過一個端口輸出。 同構(gòu)多核處理器電路由相同結(jié)構(gòu)的處理器核和外圍電路構(gòu)成，如附圖l所示。圖2 是本發(fā)明提出的基于同構(gòu)多核處理器多掃描鏈的結(jié)構(gòu)示意圖。在插入掃描鏈的時候，首先 只對單個處理器核進行操作，其余電路均保持原狀。對單個處理器核進行優(yōu)化，劃分成一條 還是N條掃描鏈取決于測試時間與芯片引腳數(shù)目增加的折衷。對于處理器核數(shù)M比較大的 情況，使N二 l是比較好的一個選擇。然后將同樣的劃分運用到其余M-1個處理器核。最 后保持這些劃分不變，讓EDA工具對外圍電路進行掃描鏈插入，外圍電路被劃分為K條掃描 鏈，這些掃描鏈的長度與處理器核劃分的掃描鏈大致相仿，以節(jié)約掃描測試的所需時間。
以上所述的具體實施例，對本發(fā)明的目的、技術(shù)方案和有益效果進行了進一步詳 細說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡 在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保 護范圍之內(nèi)。
權(quán)利要求
一種面向同構(gòu)多核處理器的可測性設(shè)計方法，其特征在于，該方法采用多條掃描鏈結(jié)構(gòu)，將每個處理器核劃分為一條或多條掃描鏈，將外圍電路也劃分為一條或多條掃描鏈。
2. 根據(jù)權(quán)利要求1所述的面向同構(gòu)多核處理器的可測性設(shè)計方法，其特征在于，所述將每個處理器核劃分為一條或多條掃描鏈，將外圍電路也劃分為一條或多條掃描鏈，具體包括將單個處理器核劃分為一條或多條掃描鏈；將由單個處理器核劃分的掃描鏈結(jié)構(gòu)運用于其他同構(gòu)的處理器核，實現(xiàn)多個處理器核的劃分；以及對外圍電路進行掃描鏈的劃分和優(yōu)化，使掃描鏈的長度與單個處理器核中掃描鏈的長度相同。
3. 根據(jù)權(quán)利要求1或2所述的面向同構(gòu)多核處理器的可測性設(shè)計方法，其特征在于，所述每條掃描鏈均不跨越兩個處理器核。
4. 根據(jù)權(quán)利要求1或2所述的面向同構(gòu)多核處理器的可測性設(shè)計方法，其特征在于，所述每個處理器核的掃描鏈劃分都是相同的。
5. 根據(jù)權(quán)利要求1或2所述的面向同構(gòu)多核處理器的可測性設(shè)計方法，其特征在于，所述每條掃描鏈的長度大致相同。
6. 根據(jù)權(quán)利要求1或2所述的面向同構(gòu)多核處理器的可測性設(shè)計方法，其特征在于，所述同構(gòu)多核處理器有多個測試數(shù)據(jù)輸入端口和多個測試數(shù)據(jù)輸出端口 ，支持并行掃描測
7.根據(jù)權(quán)利要求6所述的面向同構(gòu)多核處理器的可測性設(shè)計方法，其特征在于，所述多個測試數(shù)據(jù)輸出端口進一步通過一個并串轉(zhuǎn)換單元使數(shù)據(jù)通過一個端口輸出。
全文摘要
本發(fā)明公開了一種面向同構(gòu)多核處理器的可測性設(shè)計方法，該方法采用多條掃描鏈結(jié)構(gòu)，將每個處理器核劃分為一條或多條掃描鏈，將外圍電路也劃分為一條或多條掃描鏈。利用本發(fā)明，在芯片測試時，測試數(shù)據(jù)由M×N+K個測試數(shù)據(jù)輸入端口輸入，進行M×N+K條掃描鏈并行掃描，從而大大地縮短了測試時間。而且一部分掃描鏈是相同結(jié)構(gòu)的，測試碼復(fù)雜度也減少，這些都能縮減測試成本。在測試同構(gòu)多核處理器中任一單核性能時，只需選擇其中若干條掃描鏈，達到了“旁路”其余處理器核的效果。
文檔編號G01R31/3185GK101738580SQ20081022668
公開日2010年6月16日 申請日期2008年11月19日 優(yōu)先權(quán)日2008年11月19日
發(fā)明者梁利平, 王志君 申請人:中國科學院微電子研究所