基于片上網(wǎng)絡(luò)的異構(gòu)多核處理系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于微電子技術(shù)領(lǐng)域，更進(jìn)一步涉及一種異構(gòu)多核處理器，可用于為不同的大規(guī)模并行科學(xué)計(jì)算案例提供靈活、高性能的處理器平臺(tái)。
【背景技術(shù)】
[0002]當(dāng)前科學(xué)研宄的主要手段包括:高性能計(jì)算、傳統(tǒng)理論推演以及實(shí)驗(yàn)研宄。其中，高性能計(jì)算已廣泛應(yīng)用于眾多領(lǐng)域，如圖形視覺、信號(hào)處理以及科學(xué)計(jì)算領(lǐng)域等。隨著科技的進(jìn)步，高性能科學(xué)計(jì)算對(duì)大規(guī)模并行計(jì)算提出了迫切需求。同時(shí)，隨著集成電路制造工藝的不斷進(jìn)步，片上多核處理器作為摩爾定律的一種新的延續(xù)形式，已經(jīng)成為處理器性能持續(xù)增長(zhǎng)的必然途徑。目前，多核片上系統(tǒng)MPSoC集成的核芯數(shù)目越來越多，核間通信機(jī)制成為了決定多核系統(tǒng)性能的重要因素。對(duì)于一種多核處理平臺(tái)的通信結(jié)構(gòu)的設(shè)計(jì)主要面臨以下兩個(gè)問題:(I)對(duì)于百千級(jí)別的超大規(guī)模多核處理器平臺(tái)如何實(shí)現(xiàn)核與核間高效的互連，同時(shí)降低因?yàn)橥ㄐ沤Y(jié)構(gòu)而引入的額外開銷；(2)如何提升多核片上系統(tǒng)的并行計(jì)算能力，以更加有效利用多核計(jì)算資源，使得用戶能夠最終享受到硬件資源增加帶來的性能體驗(yàn)。共享總線核間互聯(lián)結(jié)構(gòu)是傳統(tǒng)多核處理器常見的核間互連技術(shù)之一，各個(gè)處理器核和系統(tǒng)外設(shè)通過共享總線互連，處理器核和外設(shè)可以通過總線進(jìn)行數(shù)據(jù)通信。但基于共享總線的多核處理器具有以下缺點(diǎn):1)共享總線結(jié)構(gòu)只能提供點(diǎn)對(duì)點(diǎn)的數(shù)據(jù)通信，并不支持多條數(shù)據(jù)分組并行傳輸，使得在大規(guī)模數(shù)據(jù)分組傳輸情況下通信效率低下；2)共享總線結(jié)構(gòu)中，隨著多核處理器核心數(shù)目的不斷增大，總線的負(fù)載也越來越大，導(dǎo)致總線的工作頻率降低，使得共享總線結(jié)構(gòu)的總線數(shù)據(jù)帶寬變窄；3)共享總線結(jié)構(gòu)中，由于總線的負(fù)載增加，導(dǎo)致總線的能量消耗急速增加，進(jìn)而引起了一系列系統(tǒng)散熱、可靠性等問題，使得共享總線結(jié)構(gòu)的核間通信機(jī)制可靠性差。
[0003]片上網(wǎng)絡(luò)NoC從首次提出，到目前已成為處理器架構(gòu)以及片上通信架構(gòu)的主要研宄方向，并被證明完全可以勝任作為未來多核系統(tǒng)的片上通信網(wǎng)絡(luò)。
[0004]華為技術(shù)有限公司擁有的專利技術(shù)“一種多核處理器系統(tǒng)”(申請(qǐng)?zhí)?01280000273.5，授權(quán)公告號(hào)CN 102713852B，公開日為2014.06.04)，公開了一種多核處理器系統(tǒng)，其包括多個(gè)中央處理器單元以和多組第一級(jí)硬件消息隊(duì)列，每一個(gè)中央處理單元分別連接一組第一級(jí)硬件消息列隊(duì)，用于處理第一級(jí)硬件消息隊(duì)列中的消息。其中每一組第一級(jí)硬件隊(duì)列包括多個(gè)第一級(jí)硬件消息隊(duì)列，在消息列隊(duì)中，優(yōu)先級(jí)高的第一級(jí)硬件消息隊(duì)列優(yōu)先被調(diào)度，相同優(yōu)先級(jí)的第一級(jí)硬件消息隊(duì)列根據(jù)輪轉(zhuǎn)調(diào)度權(quán)重被輪轉(zhuǎn)調(diào)度。該專利技術(shù)存在的不足是，雖然實(shí)現(xiàn)了各個(gè)核之間的數(shù)據(jù)共享與傳遞，但是系統(tǒng)的各個(gè)核需要頻繁的進(jìn)行大量數(shù)據(jù)分組交互時(shí)，該系統(tǒng)的通信結(jié)構(gòu)不能實(shí)現(xiàn)并行傳輸，導(dǎo)致數(shù)據(jù)分組傳輸擁塞，通信效率較低；同時(shí)該系統(tǒng)系統(tǒng)采用同構(gòu)設(shè)計(jì)不利于系統(tǒng)計(jì)算資源的有效利用。
[0005]電子科技大學(xué)申請(qǐng)的專利“基于FPGA的帶有加速器的多核處理器片上網(wǎng)絡(luò)系統(tǒng)”(申請(qǐng)?zhí)?201310151590.3，公開號(hào) CN 103345461A，公開日為 2013.10.09)中公開了一種帶有加速器的多核處理器片上網(wǎng)絡(luò)系統(tǒng)。該系統(tǒng)中處理器節(jié)點(diǎn)的主控單元的處理器通過第一 AXI總線連接數(shù)據(jù)存儲(chǔ)器BRAM2，處理器依次通過自身的Cache接口、第二 AXI總線連接數(shù)據(jù)存儲(chǔ)器BRAM2。當(dāng)?shù)谝?AXI總線繁忙或被占用時(shí)，處理器通過該第二 AXI總線讀取數(shù)據(jù)存儲(chǔ)器BRAM2中的數(shù)據(jù)進(jìn)行處理。該系統(tǒng)存在的不足是，雖然采用兩級(jí)AXI總線進(jìn)行數(shù)據(jù)分組的獨(dú)立傳輸，可以緩解數(shù)據(jù)分組通信時(shí)的擁塞問題。但是整個(gè)硬件系統(tǒng)的硬件資源利用率不高，負(fù)載傳輸不均衡，容易造成整個(gè)系統(tǒng)局部過熱，通信可靠性降低。
[0006]復(fù)旦大學(xué)申請(qǐng)的專利“ 一種可拓展的2.多核處理器架構(gòu)”(申請(qǐng)?zhí)?01410237881.9，公開號(hào)CN 104008084A，公開日為2014.08.27)中公開了一種可拓展的2.多核處理器架構(gòu)。該系統(tǒng)由兩維網(wǎng)格結(jié)構(gòu)的片上網(wǎng)絡(luò)互連的多核處理器芯片，通過SerDes接口提供的高速數(shù)據(jù)傳輸通道和拓展的芯片通信?？v向上，處理器通過片外存儲(chǔ)接口和片外存儲(chǔ)器進(jìn)行單字讀寫和直接數(shù)據(jù)訪存操作；橫向上，處理器通過片外加速接口和片外加速器進(jìn)行控制和數(shù)據(jù)交互。該系統(tǒng)存在的不足之處是，雖然該系統(tǒng)解決了共享總線架構(gòu)的總線帶寬問題，但是該系統(tǒng)的存儲(chǔ)單元，加速器單元是通過SerDes接口、選擇器間接掛載在路由器上，使得該設(shè)計(jì)的通信結(jié)構(gòu)復(fù)雜，增加了系統(tǒng)的設(shè)計(jì)開銷，降低了系統(tǒng)的能效比。

【發(fā)明內(nèi)容】

[0007]本發(fā)明的目的在于提出一種基于片上網(wǎng)絡(luò)的異構(gòu)多核處理系統(tǒng)，以解決上述現(xiàn)有技術(shù)的如下問題:
[0008]一是因通信數(shù)據(jù)傳輸擁塞而導(dǎo)致系統(tǒng)通信效率低的問題；
[0009]二是因通信傳輸不均衡而導(dǎo)致系統(tǒng)局部過熱的問題；
[0010]三是因系統(tǒng)非異構(gòu)設(shè)計(jì)而導(dǎo)致系統(tǒng)計(jì)算性能和靈活性差的問題。
[0011]本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的:
[0012]本發(fā)明通過基于片上網(wǎng)絡(luò)技術(shù)并采用異構(gòu)處理器架構(gòu)組成一個(gè)nXm的多核處理器系統(tǒng)，同時(shí)通過一種與之相適應(yīng)的軟件系統(tǒng)編程模型，實(shí)現(xiàn)對(duì)多核間協(xié)同計(jì)算進(jìn)行處理；本發(fā)明通過采用異構(gòu)多核處理器的組合，提高大規(guī)模并行科學(xué)計(jì)算的性能。整個(gè)系統(tǒng)包括:一個(gè)nXm的片上網(wǎng)絡(luò)、X個(gè)處理子系統(tǒng)和y個(gè)存儲(chǔ)子系統(tǒng)，每個(gè)網(wǎng)絡(luò)節(jié)點(diǎn)通過網(wǎng)絡(luò)接口與一個(gè)處理單元或者存儲(chǔ)單元相連，其中，η多l(xiāng),m l，x，y根據(jù)科學(xué)算數(shù)案例規(guī)模的大小設(shè)置，其中X彡1，y彡I ;
[0013]所述片上網(wǎng)絡(luò)，支持不同拓?fù)浣Y(jié)構(gòu)的網(wǎng)絡(luò)接口協(xié)議標(biāo)準(zhǔn)；
[0014]每個(gè)處理子系統(tǒng)，由通用處理單元或?qū)Ｓ糜布铀賳卧獦?gòu)成；該通用處理單元，用于對(duì)無特殊要求的科學(xué)案例的進(jìn)行計(jì)算；該專用硬件加速單元，用于對(duì)指定功能的科學(xué)案例進(jìn)行計(jì)算；
[0015]每個(gè)存儲(chǔ)子系統(tǒng)，由片內(nèi)存儲(chǔ)單元或片外存儲(chǔ)單元構(gòu)成；該片內(nèi)存儲(chǔ)單元，用于存儲(chǔ)在處理子系統(tǒng)計(jì)算中需要及時(shí)讀寫的數(shù)據(jù)；該片外存儲(chǔ)單元用于存儲(chǔ)在處理子系統(tǒng)計(jì)算中不需要及時(shí)讀寫的數(shù)據(jù)。
[0016]本發(fā)明與現(xiàn)有技術(shù)相比，具有以下優(yōu)點(diǎn):
[0017]第一，由于本發(fā)明采用片上網(wǎng)絡(luò)技術(shù)作為多核處理器的核間通信技術(shù)，克服了現(xiàn)有技術(shù)中基于共享總線的多核處理器系統(tǒng)核間通信效率低下、不支持并行通信等問題，使得本發(fā)明支持高效高性能并行的核間通信方式，可以適用于較大規(guī)模的多核處理器系統(tǒng)。
[0018]第二，由于本發(fā)明采用了異構(gòu)多核處理器架構(gòu)，克服了同構(gòu)多核處理器架構(gòu)對(duì)科學(xué)算數(shù)案例的算法處理效率較低下、加速性能較差的缺陷，使得本發(fā)明提高了并行加速處理性能，并且異構(gòu)的處理器架構(gòu)可以針對(duì)不同的科學(xué)算數(shù)案例設(shè)計(jì)多種硬件加速器，使得系統(tǒng)可以同時(shí)并行執(zhí)行多個(gè)科學(xué)算數(shù)案例的計(jì)算，提高了系統(tǒng)運(yùn)算能效比。
[0019]第三，由于本發(fā)明采用分模塊的軟件結(jié)構(gòu)，克服了現(xiàn)有技術(shù)軟硬件設(shè)計(jì)不協(xié)同，軟件設(shè)計(jì)冗余的問題，使得本發(fā)明具有完備的功能函數(shù)庫及穩(wěn)定的系統(tǒng)調(diào)度方案。
【附圖說明】
[0020]圖1為本發(fā)明的結(jié)構(gòu)示意圖；
[0021]圖2為本發(fā)明中通用處理單元的方框圖；
[0022]圖3為本發(fā)明中專用硬件加速單元的方框圖；
[0023]圖4為本發(fā)明中片內(nèi)存儲(chǔ)單元的方框圖；
[0024]圖5為本發(fā)明中片外存儲(chǔ)單元的方框圖；
【具體實(shí)施方式】
:
[0025]下面結(jié)合附圖對(duì)本發(fā)明做進(jìn)一步的描述。
[0026]參照?qǐng)D1，本發(fā)明的系統(tǒng)包括一個(gè)nXm的片上網(wǎng)絡(luò)l、x個(gè)處理子系統(tǒng)2和y個(gè)存儲(chǔ)子系統(tǒng)3，其中，η彡l，m彡l;x彡I。每個(gè)處理子系統(tǒng)2，由通用處理單元21或?qū)Ｓ糜布铀賳卧?2構(gòu)成；每個(gè)存儲(chǔ)子系統(tǒng)3，由片內(nèi)存儲(chǔ)單元31或片外存儲(chǔ)單元32構(gòu)成。
[0027]本實(shí)例以3X3的系統(tǒng)為例，即η = 3，m= 3。系統(tǒng)中有5個(gè)處理子系統(tǒng)，圖中虛線框中的部分；4個(gè)存儲(chǔ)子系統(tǒng)，在圖中實(shí)線框中部分，即X = 5，y = 4。這5個(gè)處理子系統(tǒng)中包括3個(gè)通用處理單21元和2個(gè)專用硬件加速單元22，4個(gè)存儲(chǔ)子系統(tǒng)中包括2個(gè)片內(nèi)存儲(chǔ)單元和2個(gè)片外存儲(chǔ)單元32。其中，第一處理子系統(tǒng)由第一個(gè)通用處理單元組成，第二處理子系統(tǒng)由第一個(gè)專用硬件加速單元組成，第三處理子系統(tǒng)由第二個(gè)通用處理單元組成，第四處理子系統(tǒng)由第二個(gè)專用硬件加速單元組成，第五處理子系統(tǒng)由第三個(gè)通用處理單元組成；第一存儲(chǔ)子系統(tǒng)由第一個(gè)片內(nèi)存儲(chǔ)單元組成，第二存儲(chǔ)子系統(tǒng)由第一個(gè)片外存儲(chǔ)單元組成，第三存儲(chǔ)子系統(tǒng)由第二個(gè)片內(nèi)存儲(chǔ)單元組成，第四存儲(chǔ)子系統(tǒng)由第二個(gè)片外存儲(chǔ)單元組成。
[0028]圖1中省略號(hào)表示該系統(tǒng)根據(jù)科學(xué)計(jì)算案例規(guī)模的大小，nXm的片上網(wǎng)絡(luò)I可以做相應(yīng)要求的增加或者減少。在片上網(wǎng)絡(luò)中的通用處理單元21、專用硬件加速單元22、片內(nèi)存儲(chǔ)單元31、片外存儲(chǔ)單元32可以根據(jù)案例的要求確定相應(yīng)的數(shù)目。
[0029]每個(gè)網(wǎng)絡(luò)節(jié)點(diǎn)R通過網(wǎng)絡(luò)接口 NI與一個(gè)處理單元2或者存儲(chǔ)單元3相連，圖1中帶有NI標(biāo)識(shí)的方框表示片上網(wǎng)絡(luò)I的網(wǎng)絡(luò)接口，帶有R的圓形標(biāo)識(shí)表示片上網(wǎng)絡(luò)I的路由器節(jié)點(diǎn)，各路由器之間的箭頭連接表示片上網(wǎng)絡(luò)的路由器拓?fù)溥B接關(guān)系。
[0030]本發(fā)明中的每個(gè)通用處理單元21結(jié)構(gòu)相同，用于對(duì)無特殊要求的科學(xué)計(jì)算案例的進(jìn)行計(jì)算。每個(gè)專用硬件加速單元22結(jié)構(gòu)相同，用于對(duì)指定功能的科學(xué)計(jì)算案例進(jìn)行計(jì)算。每個(gè)片內(nèi)存儲(chǔ)單元31結(jié)構(gòu)相同，用于存儲(chǔ)在處理子系統(tǒng)計(jì)算中需要及時(shí)讀寫的數(shù)據(jù)，每個(gè)片外存儲(chǔ)單元32結(jié)構(gòu)相同，用于存儲(chǔ)在處理子系統(tǒng)計(jì)算中不需要及時(shí)讀寫的數(shù)據(jù)。
[0031]所述科學(xué)計(jì)算案例，是指對(duì)實(shí)際問題進(jìn)行數(shù)學(xué)模型抽象后采用一定的計(jì)算方法完成的數(shù)學(xué)問題。
[0032]參照?qǐng)D2，本發(fā)明的每個(gè)通用處理單元21，包括通用處理器211、數(shù)據(jù)存儲(chǔ)器212、仲裁器213和第一網(wǎng)絡(luò)接口 214 ;該仲裁器213通過指令總線、數(shù)據(jù)總線與通用處理器211相連，用于負(fù)責(zé)處理器和外設(shè)備通信；該第一網(wǎng)絡(luò)接口 214通過數(shù)據(jù)總線與數(shù)據(jù)存儲(chǔ)器212相連，并通過控制總線與仲裁器213相連，用于將數(shù)據(jù)分組封裝、解析、以及收發(fā)；該數(shù)據(jù)存儲(chǔ)器212與仲裁器213相連，用于存儲(chǔ)通用處理器211運(yùn)行的程序和數(shù)據(jù)。
[0033]所述通用處理器211包括:封裝抽象模塊、硬件驅(qū)動(dòng)模塊、函數(shù)應(yīng)用模塊和系統(tǒng)應(yīng)用模塊，其中