移位寄存器單元、柵極驅(qū)動電路和顯示裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及顯示技術(shù)領(lǐng)域，尤其涉及一種移位寄存器單元、柵極驅(qū)動電路和顯示裝置。
【背景技術(shù)】
[0002]如圖1所不，在現(xiàn)有技術(shù)的TFT_LCD(Thin Film Transistor-Liquid CrystalDisplay，薄膜晶體管-液晶顯示裝置)的G0A(Gate On Array，陣列基板行驅(qū)動)設(shè)計中，在下拉保持階段T4對下拉節(jié)點TO充電時間是50 %的時間(即第一時鐘信號CLKB為高電平的時間段)，另一半時間(即CLKB為低電平的時間段)由于下拉控制節(jié)點PD_CN無法很好關(guān)閉，導致下拉節(jié)點H)的電位隨第二時鐘信號CLK下拉，上拉節(jié)點PU的噪聲和柵極驅(qū)動信號的噪聲較大(在圖1中，Input是輸入信號)。也即，在下拉保持階段T4，當?shù)谝粫r鐘信號CLKB為高電平時下拉控制節(jié)點PD_CN的電位能保持為高電平，從而使得下拉節(jié)點PD接入第一時鐘信號CLKB，下拉節(jié)點PD的電位也為高電平;而在下拉保持階段T4，當?shù)谝粫r鐘信號CLKB為低電平時，下拉控制節(jié)點PD_CN的電位仍保持為高電平，這樣下拉節(jié)點H)的電位會被拉低，從而可能會導致柵極驅(qū)動信號輸出端的錯誤輸出。
【實用新型內(nèi)容】
[0003]本實用新型的主要目的在于提供一種移位寄存器單元、柵極驅(qū)動電路和顯示裝置，解決在每一顯示周期的下拉保持階段由于下拉控制節(jié)點PD_CN的電位不能保持為低電平而使得下拉節(jié)點ro漏電而導致的柵極驅(qū)動信號和上拉節(jié)點存在噪聲的問題。
[0004]為了達到上述目的，本實用新型提供了一種移位寄存器單元，包括:
[0005]柵極驅(qū)動信號輸出端；
[0006]上拉控制單元，分別與所述柵極驅(qū)動信號輸出端和上拉節(jié)點連接，用于在每一顯示周期的輸入階段和輸出階段控制上拉所述上拉節(jié)點的電位，在每一顯示周期的輸出階段控制所述柵極驅(qū)動信號輸出端輸出高電平；
[0007]下拉單元，分別與下拉節(jié)點和所述柵極驅(qū)動信號輸出端連接，用于在每一顯示周期的下拉保持階段在所述下拉節(jié)點的控制下控制所述柵極驅(qū)動信號輸出端輸出低電平；
[0008]下拉節(jié)點控制單元，分別與第一時鐘信號輸入端、上拉節(jié)點、下拉節(jié)點、下拉控制節(jié)點和低電平輸入端連接，用于在每一顯示周期的輸入階段和輸出階段在所述上拉節(jié)點的控制下控制所述下拉節(jié)點與所述低電平輸入端連接，在每一顯示周期的下拉保持階段在所述下拉控制節(jié)點的控制下控制所述下拉節(jié)點與所述第一時鐘信號輸入端連接;以及，
[0009]下拉控制節(jié)點控制單元，分別與所述第一時鐘信號輸入端、第二時鐘信號輸入端和所述低電平輸入端連接，用于在每一顯示周期的下拉保持階段當?shù)谝粫r鐘信號為高電平時控制所述下拉控制節(jié)點與所述第一時鐘信號輸入端連接，在每一顯示周期的下拉保持階段當?shù)诙r鐘信號為高電平時控制所述下拉控制節(jié)點與所述低電平輸入端連接；
[0010]在每一顯示周期的下拉保持階段，所述第一時鐘信號和所述第二時鐘信號反相。[0011 ]實施時，所述下拉控制節(jié)點控制單元包括:
[0012]第一下拉控制節(jié)點控制模塊，分別與所述下拉控制節(jié)點、所述第二時鐘信號輸入端和所述低電平輸入端連接，用于在每一顯示周期的下拉保持階段當?shù)诙r鐘信號為高電平時控制所述下拉控制節(jié)點與所述低電平輸入端連接;以及，
[0013]第二下拉控制節(jié)點控制模塊，分別與所述第一時鐘信號輸入端和所述下拉控制節(jié)點連接，用于在每一顯示周期的下拉保持階段當?shù)谝粫r鐘信號為高電平時控制所述下拉控制節(jié)點與所述第一時鐘信號輸入端連接。
[0014]實施時，所述第一下拉控制節(jié)點控制模塊包括:第一下拉控制節(jié)點控制晶體管，柵極與所述第二時鐘信號輸入端連接，第一極與所述下拉控制節(jié)點連接，第二極與所述低電平輸入端連接。
[0015]實施時，所述第二下拉控制節(jié)點控制模塊包括:第二下拉控制節(jié)點控制晶體管，柵極和第一極都與所述第一時鐘信號輸入端連接，第二極與所述下拉控制節(jié)點連接。
[0016]實施時，所述下拉控制節(jié)點控制單元還包括:第三下拉控制節(jié)點控制模塊，分別與所述下拉控制節(jié)點、所述上拉節(jié)點和所述低電平輸入端連接，用于在每一顯示周期的輸入階段和輸出階段在所述上拉節(jié)點的控制下控制所述下拉控制節(jié)點與所述低電平輸入端連接。
[0017]實施時，所述第三下拉控制節(jié)點控制模塊包括:第三下拉控制節(jié)點控制晶體管，柵極與所述上拉節(jié)點連接，第一極與所述下拉控制節(jié)點連接，第二極與所述低電平輸入端連接。
[0018]實施時，所述下拉節(jié)點控制單元包括:
[0019]第一下拉節(jié)點控制晶體管，柵極與所述上拉節(jié)點連接，第一極與所述下拉節(jié)點連接，第二極與所述低電平輸入端連接;以及，
[0020]第二下拉節(jié)點控制晶體管，柵極與所述下拉控制節(jié)點連接，第一極與所述第一時鐘信號輸入端連接，第二極與所述下拉節(jié)點連接；
[0021]所述下拉單元包括:下拉晶體管，柵極與所述下拉節(jié)點連接，第一極與所述柵極驅(qū)動信號輸出端連接，第二極與所述低電平輸入端連接。
[0022]實施時，所述移位寄存器單元還包括輸入端;所述上拉控制單元包括:
[0023]輸入模塊，分別與所述輸入端和所述上拉節(jié)點連接，用于在每一顯示周期的輸入階段將所述上拉節(jié)點的電位上拉為高電平；
[0024]存儲電容，第一端與所述上拉節(jié)點連接，第二端與所述柵極驅(qū)動信號輸出端連接，用于在每一顯示周期的輸出階段自舉拉升所述上拉節(jié)點的電位；
[0025]上拉節(jié)點復位模塊，分別與所述下拉節(jié)點、所述上拉節(jié)點和所述低電平輸入端連接，用于當所述下拉節(jié)點的電位為高電平時控制所述上拉節(jié)點的電位為低電平；以及，
[0026]上拉模塊，分別與所述上拉節(jié)點、所述第二時鐘信號輸入端連接和所述柵極驅(qū)動信號輸出端連接，用于當所述上拉節(jié)點的電位為高電平時控制所述柵極驅(qū)動信號輸出端與所述第二時鐘信號輸入端連接。
[0027]實施時，所述輸入模塊包括:輸入晶體管，柵極和第一極都與所述輸入端連接，第二極與所述上拉節(jié)點連接；
[0028]所述上拉節(jié)點復位模塊包括:上拉節(jié)點復位晶體管，柵極與所述下拉節(jié)點連接，第一極與所述上拉節(jié)點連接，第二極與所述低電平輸入端連接；
[0029]所述上拉模塊包括:上拉晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第二時鐘信號輸入端連接，第二極與所述柵極驅(qū)動信號輸出端連接。
[0030]實施時，所述移位寄存器單元還包括復位端和復位單元；
[0031]所述復位單元，分別與所述復位端、所述上拉節(jié)點、所述柵極驅(qū)動信號輸出端和所述低電平輸入端連接，用于當所述復位端接入高電平時控制所述上拉節(jié)點和所述柵極驅(qū)動信號輸出端都與所述低電平輸入端連接。
[0032]實施時，所述復位單元包括:
[0033]第一復位晶體管，柵極與所述復位端連接，第一極與所述上拉節(jié)點連接，第二極與所述低電平輸入端連接;以及，
[0034]第二復位晶體管，柵極與所述復位端連接，第一極與所述柵極驅(qū)動信號輸出端連接，第二極與所述低電平輸入端連接。
[0035]本實用新型實施例所述的柵極驅(qū)動電路包括多級上述的移位寄存器單元。
[0036]實施時，所述移位寄存器單元包括復位端和輸入端；
[0037]除了第一級移位寄存器單元，每一移位寄存器單元的輸入端與相鄰上一級移位寄存器單元的柵極驅(qū)動信號輸出端連接；
[0038]除了最后一