一種基于soc fpga的液晶模組測試系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于液晶屏質(zhì)量檢測領(lǐng)域，涉及一種可用于液晶模組的功能測試，老化測試，壞點測試，方便檢測人員對于液晶模組的性能質(zhì)量及時監(jiān)控的分布式測試系統(tǒng)。
【背景技術(shù)】
[0002]隨著大眾對液晶顯示屏的需求日益增加，液晶模組廠家也不斷的擴大生產(chǎn)規(guī)模。隨之而來，液晶模組的性能質(zhì)量監(jiān)控，在量產(chǎn)階段及時檢測出不良品，成為液晶廠家所關(guān)注的熱點。可視化的測試圖案提供直觀，快捷的測評方法，在液晶模組的功能測試，老化測試，壞點測試中，方便了檢測人員對于液晶模組的性能質(zhì)量及時監(jiān)控而得到廣泛應(yīng)用。
[0003]傳統(tǒng)的液晶模組測試圖案發(fā)生設(shè)備往往采用定制方式，將測試圖案和時序固化在系統(tǒng)中，用戶不能自由編輯更改，很大程度限制了其適應(yīng)的測試機型和測試需求。
[0004]本發(fā)明采用了一種基于PC機的圖形用戶界面和測試信號發(fā)生器組成的液晶模組測試圖案發(fā)生系統(tǒng)。PC機提供圖形用戶界面，實現(xiàn)用戶快捷自由編輯測試所需的時序和圖案，然后通過以太網(wǎng)下載到系統(tǒng)中，模組與液晶屏連接進(jìn)行測試。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提出了一種分布式的超小型的模組測試系統(tǒng)，系統(tǒng)包含一個SOC FPGA，F(xiàn)PGA內(nèi)置有雙核的IGHZ的ARM，同時具有大量的可編程邏輯單元，ARM使用嵌入式Iinux系統(tǒng)，進(jìn)行分布式的網(wǎng)絡(luò)管理和監(jiān)控，數(shù)據(jù)交互，F(xiàn)PGA部分提供模組測試需要的時序或者接口，兩個系統(tǒng)之間具有高的帶寬，滿足超高分辨率的大尺寸屏幕的測試需求。
[0006]本發(fā)明的技術(shù)內(nèi)容如下:
一種基于SOC-FPGA的液晶模組測試系統(tǒng)，包括PC端、液晶模組測試模塊和待測試的液晶模組，所述的液晶模組測試模塊包括主控單元和測試信號發(fā)生裝置，所述的測試信號發(fā)生裝置包括信號發(fā)生單元和信號轉(zhuǎn)換單元；所述的PC端中的輸入單元、顯示單元、存儲單元和以太網(wǎng)接口均與主控單元進(jìn)行信號交換，所述的主控單元采用SOC-FPGA內(nèi)置的雙核心IGHZ的ARM作為主控制器，所述的主控單元包括液晶模組時序編輯器、測試圖案編輯器和測試程序編輯器，提供超過128組的時序，256組圖案和32組測試程序，擴展，復(fù)制和灰度三種圖案顯示模式，顏色分辨率可支持6，8，lObit，生成測試數(shù)據(jù)文件，在PC端生成測試數(shù)據(jù)文件后，通過PC與測試系統(tǒng)之間的以太網(wǎng)接口，發(fā)送到ARM系統(tǒng)中，系統(tǒng)把數(shù)據(jù)發(fā)送到FPGA外掛的大容量DDR3空間；所述的主控單元通過內(nèi)置的以太網(wǎng)接口接收來自PC端生成的測試文件，保存測試文件到ARM的存儲單元DDR3中，然后根據(jù)輸入單元輸入命令，解析測試時序，圖案存儲地址，將信號發(fā)送到信號發(fā)生單元；所述的信號發(fā)生單元采用了SOC-FPGA內(nèi)置的大規(guī)?？删幊踢壿?，實現(xiàn)測試圖案的RGB信號，行場同步信號，數(shù)據(jù)選通信號的產(chǎn)生，采用雙緩沖的RAM結(jié)構(gòu)，圖像數(shù)據(jù)存儲于FPGA外掛的DDR3大容量內(nèi)存；所述的信號轉(zhuǎn)換單元是所述的待測試的液晶模組與所述的液晶模組測試模塊之間的一個接口部件，實現(xiàn)存儲的RGB像素數(shù)據(jù)到LVDS信號轉(zhuǎn)換，支持像素頻率4801-4K分辨率的TV信號或者VGA-QXGA級別的PC信號。
[0007]所述的測試信號發(fā)生裝置中的信號發(fā)生單元和信號轉(zhuǎn)換單元通過FPGA內(nèi)的邏輯實現(xiàn)，所述的信號發(fā)生單元包括數(shù)據(jù)接收模塊，圖案存儲模塊和圖案行列地址模塊，所述的數(shù)據(jù)接收模塊接收圖案和時序數(shù)據(jù)，通過圖案數(shù)據(jù)寄存器、圖案模式寄存器和時序數(shù)據(jù)寄存器分別以圖案信號、模式信號和時序信號傳遞到圖案存儲模塊和圖案行列地址模塊，所述的圖案信號經(jīng)圖案存儲模塊傳出RGB信號，所述的模式信號和時序信號經(jīng)圖案行列地址模塊傳出行同步信號HS、場同步信號VS和數(shù)據(jù)選通信號DE。
[0008]所述的信號發(fā)生單元傳出的RGB信號、行同步信號HS、場同步信號VS和數(shù)據(jù)選通信號DE經(jīng)信號轉(zhuǎn)換單元以2組5對LVDS信號和LVDS時鐘信號傳至待測試的液晶模組中的信號轉(zhuǎn)換單元接收，再以RGB信號、行同步信號HS、場同步信號VS和數(shù)據(jù)選通信號DE顯示至待測試的液晶模組。
[0009]所述的信號轉(zhuǎn)換單元主要完成液晶模組需要的接口信號，比如DP接口和V-By-One接口，支持超高的分辨率和刷新率，還可以直接驅(qū)動面板，同時具有更好的電磁兼容與干擾性能，提升了性能、節(jié)省生產(chǎn)成本和設(shè)備空間。
[0010]本發(fā)明的有益技術(shù)效果如下:
1、將SOC-FPGA作為主要控制器，具有ARM系統(tǒng)和FPGA時序發(fā)生單元，有效減小測試設(shè)備的大小，提高集成度，降低設(shè)備成本，減少設(shè)備故障率。
[0011]2、通過在每個模組測試單元提供一個IP固定的單元，可以通過主控電腦系統(tǒng)對各個測試設(shè)備及時監(jiān)控，結(jié)果及時上報。
[0012]3、由于采用FPGA的可編程性，具有靈活的接口類型支持，可以在最小的機器上實現(xiàn)主流接口。
【附圖說明】
[0013]圖1為本發(fā)明示意圖；
圖2為本發(fā)明中信號發(fā)生單元信號傳輸流程圖；
圖3為本發(fā)明中信號發(fā)生裝置與待測試的液晶模組之間信號傳輸流程圖。
【具體實施方式】
[0014]如圖1所示，本發(fā)明一種基于SOC-FPGA的液晶模組測試系統(tǒng)，包括PC端(I )、液晶模組測試模塊(2)和待測試的液晶模組(3)，所述的液晶模組測試模塊(2)包括主控單元(4)和測試信號發(fā)生裝置，所述的測試信號發(fā)生裝置包括信號發(fā)生單元(5)和信號轉(zhuǎn)換單元(6);所述的PC端(I)中的輸入單元(7)、顯示單元(8)、存儲單元(9)和以太網(wǎng)接口
(10)均與主控單元進(jìn)行信號交換，所述的主控單元(4)采用SOC-FPGA內(nèi)置的雙核心IGHZ的ARM作為主控制器，所述的主控單元(4)包括液晶模組時序編輯器、測試圖案編輯器和測試程序編輯器，提供超過128組的時序，256組圖案和32組測試程序，