一種平板顯示器的陣列掃描控制電路的制作方法
【技術領域】
[0001]本發(fā)明涉及顯示裝置技術領域，特別是涉及一種陣列掃描控制電路。
【背景技術】
[0002]平板顯示器是目前顯示裝置的主流產(chǎn)品，而陣列掃描控制電路廣泛應用于平板顯示器的驅動電路中。陣列掃描控制電路具有存儲和移位功能，通過掃描線依次產(chǎn)生掃描信號并輸出到像素電路的柵極，實現(xiàn)逐行選通的功能。
[0003]現(xiàn)有技術的一種常規(guī)驅動電路中的陣列掃描控制電路的電路如圖1所示，該陣列掃描控制電路以每四個陣列掃描控制單元為一組，每組結構相同，為了簡化結構，該圖只畫出了該陣列掃描控制電路的第一組的電路圖，即前四級陣列掃描控制單元的電路圖，包括:第一級陣列掃描控制單元11、第二級陣列掃描控制單元12、第三級陣列掃描控制單元13和第四級陣列掃描控制單元14。從圖中可以看出，該陣列掃描控制電路有4個輸入時鐘信號(電源電壓VDD和輸入起始脈沖信號Start除外)，使時序比較復雜。第一時鐘信號CLKl和第三時鐘信號CLK3以交差法的方式連接到第一級陣列掃描控制單元11和第三陣列掃描控制單元13，而第二時鐘信號CLK2和第四時鐘信號CLK4以交差法的方式連接到第二級陣列掃描控制單元12和第四陣列掃描控制單元14，這樣使結構比較復雜，會增加電路在布局布線時的難度。為了增加陣列掃描控制單元輸出端的驅動能力，晶體管T5和晶體管T6必須要承受較大的電流，而PMOS (Positivechannel Metal Oxide Semiconductor，P溝道金屬氧化物半導體場效應晶體管)的空穴迀移率比電子迀移率低，所以T5和T6的的導電溝道寬度較大，其寬度一般約為數(shù)千微米，并且每個陣列掃描控制單元由6個PMOS管組成，而這會使電路面積增大?？偟膩碚f，該陣列掃描控制電路會增加成本，成品率低。
[0004]另外，經(jīng)過分析，該圖的陣列掃描控制電路在第4M+1和4M+2單元出現(xiàn)問題(M是正整數(shù))。以第5個陣列掃描控制單元為例，第一時鐘信號CLKl第一次為低電平時，該單元的輸出端0UT5應為高電平，但實際上不是。因為這時第5單元的T5和T6截止，相當于兩個電阻對VDD與CLKl的電勢差的分壓，導致輸出電壓被拉低，使該行提前選通，造成數(shù)據(jù)混舌L。
【發(fā)明內(nèi)容】
[0005]本發(fā)明要解決的問題是提供一種陣列掃描控制電路，以克服現(xiàn)有技術中成本高、成品率低、易造成數(shù)據(jù)混亂的缺陷。
[0006]為達到上述目的，本發(fā)明的技術方案提供一種陣列掃描控制電路，所述電路包括多級陣列掃描控制單元，所述的多級陣列掃描控制單元包括:
[0007]一第一晶體管，具有一柵級、一第一源/漏極以及一第二源/漏級，其中，該第一級晶體管的第一源/漏級連接前一級的陣列掃描控制單元的輸出信號；
[0008]一第二晶體管，具有一柵級、一第一源/漏極以及一第二源/漏級，其中，該第二晶體管的柵級和該第一晶體管的柵級連接一時鐘信號，該第二晶體管的第一源/漏級連接一低電平電壓；
[0009]一第三晶體管，具有一柵級、一第一源/漏極以及一第二源/漏級，其中，該第三晶體管的第一源/漏級連接該第二晶體管的第二源/漏級；
[0010]一第四晶體管，具有一柵級、一第一源/漏極以及一第二源/漏級，其中，該第四晶體管的柵級連接該第一晶體管的第二源/漏級，該第四晶體管的第一源/漏級連接另一時鐘信號；以及
[0011]一第五晶體管，具有一柵級、一第一源/漏極以及一第二源/漏級，其中，該第五晶體管的柵級連接該第二晶體管的第二源/漏級和第三晶體管的第一源/漏級，該第五晶體管的第一源/漏級、第四晶體管的第二源/漏級和第三晶體管的柵級連接該級陣列掃描控制單元的輸出端，該第五晶體管的第二源/漏級和該第三晶體管的第二源/漏級連接一高電平電壓。
[0012]其中，在所述多級陣列掃描控制單元的一第奇數(shù)級陣列掃描控制單元中，該第二晶體管的柵級和該第一晶體管的柵級連接第一時鐘信號，該第四晶體管的第一源/漏級連接第二時鐘信號。
[0013]其中，當該陣列掃描控制單元為第一級陣列掃描控制單元時，該級的第一晶體管的第一源/漏極連接一輸入起始脈沖信號。
[0014]其中，在所述多級陣列掃描控制單元的一第偶數(shù)級陣列掃描控制單元中，該第二晶體管的柵級和該第一晶體管的柵級連接第二時鐘信號，該第四晶體管的第一源/漏級連接第一時鐘信號。
[0015]其中，所述第一晶體管、第二晶體管、第三晶體管、第四晶體管和第五晶體管為PMOS晶體管。
[0016]其中，該電路的每級陣列掃描控制單元由5個PMOS晶體管構成。
[0017]其中，所述第一晶體管、第二晶體管、第三晶體管、第四晶體管和第五晶體管為TFT (Thin Film Transistor，薄膜場效應晶體管)。
[0018]其中，該電路制作在玻璃襯底上。
[0019]其中，該電路的輸出可擴展為多個陣列掃描控制單元的輸出。
[0020]與現(xiàn)有技術相比，本發(fā)明的技術方案具有如下優(yōu)點:
[0021]本發(fā)明的陣列掃描控制電路具有多級陣列掃描控制單元，每級陣列掃描控制單元只有五個輸入信號、五個晶體管和一個輸出信號，本發(fā)明利用輸出信號為反饋信號，輸出信號通過掃描線為像素電路提供掃描信號。本發(fā)明的陣列掃描控制電路面積小、結構簡單、輸出信號穩(wěn)定，能顯著地提高成品率，降低成本。
【附圖說明】
[0022]圖1為現(xiàn)有技術的一種常規(guī)驅動電路中的陣列掃描控制電路的電路圖；
[0023]圖2為本發(fā)明實施例的一種陣列掃描控制單元的電路圖；
[0024]圖3為圖2的第奇數(shù)級陣列掃描控制單元的電路圖；
[0025]圖4為圖2的第偶數(shù)級陣列掃描控制單元的電路圖；
[0026]圖5為本發(fā)明實施例的一種陣列掃描控制電路的結構圖；
[0027]圖6為根據(jù)圖5所示的陣列掃描控制電路的前四級陣列掃描控制單元的電路圖；
[0028]圖7為根據(jù)圖6所示電路的時序圖。
[0029]上述附圖中的附圖標記如下:
[0030]11,61第一級陣列掃描控制單元
[0031]12,62第二級陣列掃描控制單元
[0032]13,63第三級陣列掃描控制單元
[0033]14,64第四級陣列掃描控制單元
[0034]21、22、23、G(2n)輸入信號
[0035]24,G(2n+l),G(2n+2)輸出信號
[0036]Start、SIN輸入起始脈沖信號
[0037]CLKl第一時鐘信號
[0038]CLK2第二時鐘信號
[0039]CLK3第三時鐘信號
[0040]CLK4第四時鐘信號
[0041]VDD高電平電壓
[0042]VSS低電平電壓
[0043]OUTUGl第一級陣列掃描控制單元的輸出信號
[0044]OUT2、G2第二級陣列掃描控制單元的輸出信號
[0045]OUT3、G3第三級陣列掃描控制單元的輸出信號
[0046]0UT4、G4第四級陣列掃描控制單元的輸出信號
[0047]Gn第N級陣列掃描控制單元的輸出信號
[0048]Tl第一晶體管
[0049]T2第二晶體管
[0050]T3第三晶體管
[0051]T4第四晶體管
[0052]T5第五晶體管
[0053]T6第六晶體管
[0054]tl、t2、t3、t4、t5時間段
【具體實施方式】
[0055]下面結合附圖和實施例，對本發(fā)明的【具體實施方式】作進一步詳細描述。以下實施例用于說明本發(fā)明，但不用來限制本發(fā)明的范圍。
[0056]本發(fā)明實施例的一種陣列掃描控制單元的電路如圖2所示，本實施例中為第N級陣列掃描控制單元的電路。該電路由5個晶體管組成，包括晶體管Tl、晶體管T2、晶體管T3、晶體管T4和晶體管T5，本實施例中晶體管Tl、晶體管T2、晶體管T3、晶體管T4和晶體管T5都為PMOS管；該電路有5個輸入端口，包括輸入端口 21、輸入端口 22、輸入端口 23、輸入端口 VSS和輸入端口 VDD，一個輸出端口 24。其中，輸入端口 21連接前一級(第(N-1)級)陣列掃描控制單元輸出端的輸出信號，輸入端口 22和輸入端口 23分別連接兩個相位相反的時鐘信號。晶體管Tl的柵級和晶體管T2的柵級連接輸入端口 22，該晶體管Tl的第一源/漏極連接輸入端口 21。該晶體管T2的第一源/漏極連接一低電平電壓VSS，該晶體管T2的第二源/漏極和晶體管Τ3的第一源/漏極連接晶體管Τ5的柵極。該晶體管Τ3的第二源/漏極和該晶體管Τ5的第二源/漏極連接一高電平電壓VDD。晶體管Τ4的柵極連接晶體管Tl的第二源/漏極，該晶體管Τ4的第一源/漏極連接輸入端口 23，該晶體管Τ4的第二源/漏極和該晶體管Τ5的第一源/漏極連接輸出端口 24。輸出端口 24反饋連接該晶體管Τ3的柵極。
[0057]本發(fā)明為了實現(xiàn)功能在奇偶數(shù)級陣列掃描控制單元間采取交差連接方法。下面將詳細介紹，請參考圖3和圖4，圖3為圖2的第奇數(shù)級陣列掃描控制單元的電路圖，圖4為圖2的第偶數(shù)級陣列掃描控制單元的電路圖，其中η為正整數(shù)。在圖3中，第奇數(shù)(2η+1)級陣列掃描控制單元中晶體管Tl和晶體管Τ2的柵極連接一時鐘信號CLK1，晶體管Τ4的第一源/漏極連接一時鐘信號CLK2，晶體管Tl的第一源/漏極連接前一級(第G (2η)級)輸出端口的輸出信號，即第偶數(shù)級輸出端口的輸出信號。當η = 0時，G(2n) =G0，則輸入端口 GO為一輸入起始脈沖信號。在圖4中，第偶數(shù)(2n+2)級陣列掃描控制單元中晶體管Tl和晶體管T2的柵極連接該時鐘信號CLK2，晶體管T4的第一源/漏極連接該時鐘信號CLKl，晶體管Tl的第一源/漏極連接前一級(第G(2n+1)級)輸出端口的輸出信號，即第奇數(shù)級輸出端口的輸出信號。
[0058]將第奇數(shù)級和第偶數(shù)級陣列掃描控制單元按照要求依序連接起來